Запоминающее устройство с автономным контролем

Запоминающее устройство с автономным контролем

Иллюстрации

Показать все

Реферат

 

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С АВТОНОМНЬаМ КОНТРОЛЕМ , содержаще е оперативный накопитель, одни из вЫ ходов которого соединены с одними из входов блока декодирования, блок кодирования, блок управления, первые вход и выход которого являются управляющими входом и выходом устройства , второй вход подключен к выходу первого Влока сравнения, а второй и третий выходы соединены соответственно с одними из входов первого и второго регистров, о т личающееся тем, что, с целью увеличения эффективной емкос . ти и повышения надежности запоминающего устройства, в него введены пос-, тоянный накопитель, сумматоры по модулю два, счетчик адресов, формирователь сигналов кратности ошибок, второй и третий блоки сравнения, счетчики импульсов,; переключатели, элементы ИЛИ, элементы И и третий регистр, вход Которого подключен к выходу блока кодирования, инверсный выход соединен с первым в.ходом первого переключателя, а прямой выход с вторым входом первого переклнзчателя и перовым входом первого сумматог ,ра по модулю два, второй вход и вы (ход которого подключены соответст Зенно к выходу первого, элемента И и к /первому входу второго переключатели, выход которого соединен с первым информационным входом оперативного накопителя , второй информационный вxofl и другой выход которого.подключены соответственно к выходу второго элемента Ник первому входу первого элемента ИЛИ, второй вход которого соединен с выходом счетчика адресов и первым входом в.торого -элемента И, а выход - с входом постоянного накопителя , выход к-оторого подключен к первым входам первого, третьего и четвертого элементов И и первому -входу втррого сумматора по модулю два, второй вход которого соединен с выходом блока декодирования, а т третий вход - с другим входом блока декодирования, вторыми входами первого и второго элементов И и первым входом блока управления, четвертый (Л выход которого подключен к третьему входу первого переключателя,, выход которого соединен с вторым входом второго переключателя и одним -из входов первого блока сравнения, другие входы которого подключены к одним из выходов оперативного накопителя, а вьоход соединен с другими входами о первого и второго регистров, причем выход первого регистра подключен к X) входу первого счетчика импульсов и второму входу третьего элемента И, -Кп выход которого соединён с входом вто SD рого счетчика импульсов, первые и вторые входы пятого элемента И и Э второгоблока сравнения подключены соответственно к выходу первого счетчика импульсов и к выходу второго счетчика импульсов, выходы второго блока сравнения соединены соответственно с третьим входом пятого элемента И и с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу пятого элемента И, третий вход второго блока сравнения соединен с выходом формирователя сигналов кратности ошибок и первым уходом третьего блока сравнения.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) 3(51) 6 1 С 29 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕ П=ЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКР (ТИЙ (21) 3437530/18-24 (22) 07.05.82 (46) 15. 10. 83. Бюл. М 38 (72) В.Д. Комаров, A. В. Кузнецов и В.С.Цыбаков, (53) 681.327(088.8) (56) 1. Электроника .т.52, 1979, 9 24, с. 27-34 .

2. Авторское свидетельство СССР.

9 433542, . G 11 (: 29/00, 1972 (прототип). (54)(57) ЗАПОМИНАЮЩЕЕ УСТРОИСТВО (.

АВТОНОМНЫМ КОНТРОЛЕМ, содержащее оперативный накопитель, одни из вы-. ходов которого соединены с одними из входов блока декодирования, блоккодировання, блок управления, первые вход и выход которого являются управляющими входом и.выходом уст" ройства, второй вход подключен к выходу первого блока сравнения, а второй и третий выходы соединены соответственно с одними из входов первого и второго регистров, о тл и ч а ю щ е е с я тем, что с целью увеличения эффективной емкос:,ти и:-повышения надежности запомияаю.щего устройства, в него введены пос-, тоянный накопитель, сумматоры по мо« дулю два, счетчик адресов, формиро-ватель сигналов кратности ошибок, второй и третий блоки сравнения, счетчики импульсов,,переключатели, элементы ИЛИ, элементы И и третий : регистр, вход которого подключен к выходу блока кодирования, инверсный выход соединен с первым входом первого переключателя, а прямой выходс вторым входом первого переключателя и первым входом первого суммато; ра по модулю два, второй вход и вы ход которого подключены соответстаенно к выходу первого элемента И и к первому входу второго переключатели, выход которого соединен с первым ин формационным входом оперативного на»

% копителя, второй информационный вход и другой выход которого. подключены соответственно к выходу второго элемента И и к первому входу первого элемента ИЛИ, второй вход которого соединен с выходом счетчика адресов и первым входом второго элемента И, а выход - с входом постоянного накопителя, выход которого подключен к первым входам первого, третьего и четвертого элементов И и первому

-входу второго сумматора по модулю два, второй вход которого соединен с выходом блока декодирования, а т третий вход - с другим входом блока декодирования, вторыми входами первого и второго элементов И и первым Е входом блока управления, четвертый выход которого подключей к третьему входу первого переключателя,, выход которого соединен с вторым входом второго переключателя и одним из вхо

° ъ дов первого блока сравнения, другие Ф входы которого подключены к одним иэ выходов оперативного накопителя, а выход соединен с другими входами первого и второго регистров, причем выход первого регистра подключен к входу первого счетчика импульсов и второму входу третьего элемента И, выход которого соединен с входом второго счетчика импульсов, первые и вторые входы пятого элемента И и второго. блока сравнения подключены соответственно к выходу первого счетчика импульсов и к выходу второго счетчика импульсов, выходы второго блока сравнения соединены соответст- фЬ венно с третьим входом пятого элемента И и с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу пятого элемента И, третий вход второго блока сравнения соединен с выходом формирователя сиг налов кратности ошибок и первым

Входом третьего блока сравнения, 1048520 второй вход которого подключен к выходу третьего счетчика импульсов и первому входу шестого элемента И, второй вход которого соединен с третьим входом третьего блока ср=внения и выходом четвертого счетчика импульсов, вход которого подключен к выходу второго регистра и второму входу четвертого элемента И, выход которого соединен с входом третьего счетчика импульсов, выходы третьего блока сравнения подключены соответствен10 эффективной информационной емкости

Изобретение относится к вычисли-, тельной технике, в частности к запоминающим устройствам, Известно запоминающие устройства с автономным контролем, содержащее основной накопитель, память контрольных разрядов (например, по Коду

Хэмминга), схему контроля, дешифра- . тор, счетчик и группу элементов Исключающее ИЛИ P J, Недостатком этого устройства является невозможность исправления двух и более ошибок.

Наиболее близки л к изобретению является запоминающее устройство с автономным контролем, содержащее накопитель, адресный вход которого подключен к блоку управления, а разрядный нход и выход — к блоку кодирования и блоку декодирования соответственно,первый регистр, вход Ко» торого подсоединен к выходу блока декодирования, второй регистр, выход которого через блок элементов ИЛИ подключен к блоку декодирования, блок элементов И, схему равенства кодов, входы которой подключены к одним выходам регистров, а выход — к блоку управления, дополнительный блок элементов ИЛИ, выход которого подсоединен к выходной шине устройства, а входы. — к другим выходам регистров и выходу блока элементов И, информационный вход которого подключен к одному из выходов одного из регистров и одному из входов блока элементов ИЛИ, управляющий вход, подсоединен к входу блока управления,4 а управляющий выход — к выходу блока управления р23.

Недостатками этого устройства являются низкая надежность и малая эффективная емкость, так как оно не обеспечивает исправление ошибок с кратностью, превышающей корректирующую способность используемого корректирующего кода при двух и более

45 но к третьему входу шестого элемента И и к первому входу третьего элемента ИЛИ, второй вход .которого сое-. динен с выходом шестого элемента И, выходы второго и третьего элементов ИЛИ подключены соответственно к третьему и к четвертому входам блока управления, пятый и шестой выходы которого соединены соответственно с первым входом счетчика адресов и с третьими входами первого и второго элементов И и вторым входом счетчика адресов

2 дефектах в ячейках накопителя, ис правление ошибок производится только при условии отсутствия днух и более дефектов н ячейках накопителя и несистематических сбоев, а для коррекции ошибок без этих ограничений необходимо увеличить количество дополнительных контрольных разрядов накопителя, что ведет к снижению устройства.

Цель изобретения — увеличение эффективной емкости и повышение надежности запоминающего устройства.

Поставленная цель достигается тем, что н запоминающее устройство с автономным контролем, содержащее оперативный накопитель, одни из выходов которого соединены с одними из входов блока декодирования, блок кодирования, блок управления, первые вход и выход которого являются управляюшими входом и выходом устройства, второй вход подключен к ныходу первого блока сравнения, а второй и третий выходы соединены соответственно с одними из входов первого и второго регистров, введены постоян-, ный накопитель, сумматоры по модулю два, счетчик адресон, формирователь сигналов кратности ошибок, второй и третий блоки сравнения, счетчики импульсов, переключатели, элементы ИЛИ, элементы И и третий регистр, вход которого подключен к выходу блока кодирования, инверсный выход соединен с первым входом первого переключателя, а прямой выход — с вторым входом первого переключателя и первым входом первого сумматора по модулю два, второй вход и выход которого подключены соотнетственно к выходу первого элемента И и к первому нхаду второго переключателя, выход которого соединен с первым информационнЫм входом оперативного накопителя, второй информационный вход

1048520 и другой выход которого подключены соответственно к выходу второго элемента И и к первому входу первого элемента ИЛИ, второй вход которого соединен с выходом счетчика адресов и первым входом второго элемента И, а выход - с входом постоянно-го накопителя, выход которого подключен к первым входам первого, третьего и четвертого элементов И и первому входу второго сумматора по 0 модулю два, второй вход которого соединен с выходом блока декодирования, а третий вход — с другим входом блока декодирования, вторыми входами" первого и второго элементов И и пер- 15 вым входом. блока управления, четвер-. тый выход которого подключен к треть-. ему входу первого переключателя, выход которого соединен с вторым входом второго переключателя и одним из входов первого блока сравнения, другие входы которого подключены кодним из выходов оперативного нако-, пителя, а выход соединен с другимй входами первого и второго регистров, причем выход первого. регистра подключен к входу первого счетчика им- пульсов и второму входу третьего элемента И, выход которого соединен: с входом второго счетчика импульсов, первые и вторые входы пятого элемен-. та И и второго блока сравнения под- С ключены соответственно к выходу пер- вого счетчика импульсов и к выходу второго счетчика импульсов,,выходы второго блока сравнения соединены . 35 соответственно с третьим входом пято-. го элемента И и с первым входом вто" рого элемента ИЛИ, второй вход которого подключен к выходу пятого элемента И, третий вход второго блока 4р сравнения соединен с выходом формирователя сигналов кратности ошибок и первым входом третьего блока сравнения, второй вход которого подклю -. чен к выходу третьего счетчика импульсов и первому входу шестого элемента И, второй вход которого соединен с третьим входом третьего блокасравнения и выходом четвертого счетчика импульсов, вход которого подключен к выходу второго регистра и второму входу четвертого элемента .И, выход которого соединен с входом третьего счетчика импульсов, выходы третьего блока сравнения подключены .соответственно к третьему входу шес- 5

55 того элемента И и к первому входу третьего элемента ИЛИ, второй вход которого соединен с выходом шестого

/ элемента И, выходы второго и третьего элементов ИЛИ подключены соответ- 60 ственно к третьему и к четвертому;- входам блока управления, пятый и шестой выходы которого соединены соответственно с первым входом счетчика адресов и с третьими входами первого g5 и второго элементов И и вторым входом счетчика адресов.

На фиг. 1 изображена функциональ-. ная схема предлагаемого устройства; на фиг, 2 — функциональная схема блока управления; на фиг. 3 — матрица согласующих кодовых слов, записанных в постоянном накопителе, Устройство содержит (фиг. 1) оперативный накопитель 1, блок 2 кодирования, блок 3 декодирования, блок 4 управления, первый 5 и второй 6 регистры, первый блок 7 сравнения, третий регистр 8, первый 9 и второй 10 переключатели, первый 11 и второй 12 сумматоры по модулю два, счетчик 13 адресов, постоянный накопитель 14, первый 15, второй 16 и третий 17 элементы ИЛИ, первый - шестой 18-23 элементы И, первый — четвертый 24-27 счетчики импульсов, формирователь 28 сигналов кратности ошибок, второй 29 и третий 30 блоки сравнения. Устройство включает также адресные входы 31, информационные входы 32 и выходы 33 устройства, первый информационный вход 34 оперативного накопителя, управляющий вход 35 устройства, второй — четвертый 36-38 входы и первый — шестой 39-44 выходы блока управления, выходы 45, 46 и второй информационный вход 47 оперативного накопителя, Блок управления (фиг. 2) содержит триггер 48, элемент ИЛИ 49, элементы И 50 и 51, триггеры 52-54, элементы ИЛИ 55 и 56, элементы И 57-60 и элемент запрета 61.

На фиг. 3 обозначены номера 62 согласующих кодовых слов и контрольные разряды 63 кода.

Устройство работает» следующим образом.

В цикле записи входные информационные сигналы поступают по входу 32 в блок 2 (фиг, 1), который формирует провербчные сигналы линей- . ного кода. Кодовое слово через прямой выход регистра 8, сумматор ll и переключатель 10 записывается в накопитель 1 по входу 34. Запись информационных сигналов производится в накопитель 1 по адресу, поступающему на его входы 31..

Сигнал Запись, поступающий по входу 35 устройства, запрещает прохождение выходных сигналов счетчика 13 через элемент И 19 на информационный вход 47 накопителя 1. Таким образом, в накопителе 1 записывается первичное кодовое слово. 3атем производится контрольное считы- вание первичного кодового слова по выходу 46 накопителя 1. Блок 7 опре- деляет равенство считываемого первичного кодового слова записываемому, которое хранится в регистре 8 и поступает с его прямого выхода через

1048520 ле 14.

Производится контрольное считываf$ ние инвеРсного кодового слова и сравнение его с инверсным кодовым словом, хранящимся в регистре 8 и поступающим через переключатель 9 на другой вход блока 7. При отсутствии сигнала Ошибка на выходе блока 7 номер (адрес) согласующего кодового слова с выхода счетчика 13 через элемент И 19 записывается по входу 47 в накопитель 1, а сигнал согласующего кодового слова с выхода накопителя 14 через элемент И 18 складывается в сумматоре 11 с первичным кодовым словом, хранящимся на прямом выходе регистра 8, и поступает -через переключатель 10 на . вход 34 накопителя 1.

Если блок 7 обнаруживает несовпадение считываемого слова записываемому первичному кодовому слову, он выдает сигнал Ошибка, поступаюЗ5 .щий на вход 36 блока 4, Блок 4 формирует по выходу 41 сигнал Вторая запись, разрешающий запись сигнала Ошибка в регистр 6, по выходу 42 — сигнал

40 Прямой-инверсный, по выходу 39 подтверждает отсутствне сигнала Готовность, а по выходу 43 — сигнал Пуск, снова запускающий счетчик 13.

Далее с помощью счетчиков 26, 27, элементов И 21, 23 и блока 30 производится поиск такого согласующего кодового слова матрицы С, чтобы при записи в дефектную ячейку накопителя 1 сУммы по модулю два первичного кодового слова с одним из согласующих кодовых слов С и первичного кодового слова с этим же согласующим кодовым словом С возникало как можно меньше ошибок, по крайней мере меньше или равно числу ошибок К, заданному формирователем 28.

На входы 37 и 38 блока 4 поступают первый и второй сигналы Стоп .

Когда они поступают одновременно, 60 блок 4 по выходу 44 формирует сигнал Стоп, останавливающий счетчик 13. Номер (адрес) кодового слова с выхода счетчика 13 через элемент И 19 записывается по входу 47 накопителя 1, а сигналы согласующего переключатель 9 на другой вход бло- ка 7. При их равенстве отсутствует сигнал Ошибка на выходе блока 7, и блок 4 по выходу 39 выдает сигнал Готовность™, что означает возможность записи (или считывания) следующего кодового слова.

Если блок 7 обнаруживает несовпадение считываемого слова записываемому первичному кодовому слову,.он выдает сигнал Ошибка, поступающий на вход Зб блока 4 и входы реристров 5 и 6. Блок 4 сформирует по выходу 40 сигнал Первая запись, разрешающий запись сигнала Ошибка в регистр 5, по выходу 42,сигнал Прямой-инверсный, переключающий выход инверсной информации с регистра 8 через переключатели 9 и 1.0 на вход 34 накопителя 1 и вход блока 7, по выходу 39 — отсутствие сигнала Готовность, а по выхо-, ду 43 сигнал Пуск, запускающий счетчик 13. В результате этого первичное кодовое слово с инверсного выхода регистра 8 записывается в накопитель 1 по входу 34 и поступает на вход блока 7, запись (считывание) следующего слова в запоминающее устройство запрещена, накопитель 14 под воздействием адресов, вырабатываемых счетчиком 13 и поступающих на его вход через элемент ИЛИ 15, выдает информационные сигналы согласующих кодовых слов. Согласующие кодовые слова записаны в накопителе 14 в виде матрицы,С (Фиг. 3), которая обладает следующими свойствами: все строки матрицы являются кодовы-:.: ми словами линейного кода, формируемого в блоке 2; номера всех согласующих кодовых слов различны.

При записи сигнала Ошибка в регистр 5 с помощью элементов И 20, 22, 23, счетчиков 24, 25, блока 29 и Формирователя 28 производится поиск такого согласующего кодового слова матрицы С, чтобы при записи в дефектную ячейку накопителя 1 суммы по модулю два первичного кодового слова с одним из согласующих кодовых слов возникало как можно меньше -ошибок, по крайней мере меньше или равно числу ошибок К, заданному формирователем 28.

При этом счетчиком 24 производит. ся подсчет числа ошибок, вызванных дефектами ячеек накопителя 1 при записи первичного кодового слова в прямом виде, счетчик 25 определяет исло несовпадений сигналов согласующего кодового слова, поступающего с выхода постоянного накопителя 14, и сигнала Ошибка с выхода регистра 5, блок 29 производит сравнение

24 25 чисел с выходов счетчиков и Формирователя 28. При равенстве чисел на выходе счетчиков 24, 25 и формирователя 28 Формируется пер" вый сигнал Стоп элементом И 22 Этот сигнал формируется так же, если число на выходе счетчика 24 больше на число К и более числа на выходе счетчика 25 и поступает с другого выхо) а блока 29 через элемент ИЛИ 16 на вход 37 блока 4, который по выходу 44 формирует сигнал Стоп, Останавливающий счетчик 13. На выходе счетчика 13 содержится номер (адрес) согласующего кодового слова матрицы С, содержащейся в накопите1048520 кодового слова с выхода накопителя 14 складываются по модулю два с первичным кодовым словом и записываются по входу 34 накопителя 1 с выхода сумматора 11 через переключатель 10.

По выходу 39,блок 4 вырабатывает 5 сигнал Готовность .

При считывании информации из устройства информационные сигналы поступают с выхода 46 накопителя 1 в блок 3,-который исправляет с по- 10 мощью проверочных разрядов корректи" рующего кода ошибки, возникающие при записи, считывании и хранении информации .в ячейках накопителя 1, При этом на выходе 45 накопите-- 15 ля 1 появляется номер согласующего кодового слова, являющийся адресом ячейки накопителя 14 и поступающий на его вход через элемент ИЛИ 15 °

Согласующее кодовое слово с выхода накопителя 14 складывается по модулю два с информационным кодовым словом, поступающим с выхода бло-. ка 3, и поступает.с выхода сумматора 12 на выход 33 устройства, при этом восстанавливается исходное информационное слово.

Пример „ Для исправления отказов двух запоминающих элементов накопителя 1 и одного сбоя в 32-разрядных ячейках (N=-32, =1 — сбой., 30

4 = 2 — дефекта) можно воспольэовать ся кодом Хэмминга длины 32 и согласующей кодовой матрицей С (фиг., 3).

Подматрица Н (фиг. 3, пунктир) является проверочной матрицей исполь-З5 зуемого в данном случае кода Хэм- минга. Матрица С такова, что при отказах любых двух запоминающих элементов в ячейке накойителя 1 согла8 сующее кодовое слово С может быть выбрано таким образом, что сумма его и записанного в устройство информационного слова хранится в этой ячейке без ошибок (число ошибок К в данном случае равно нулю).

Таким образом, предлагаемое Зу устойчиво, например, к отказам любых t< или менее запоминающих элементов в любой ячейке накопителя 1 и любым 1 и менее случайным сбоям. При этом появляется возможность значительно понизить число С (где С вЂ” целое число) согласующих кодовых слов, а следовательно, длину их номеров.,=top /С/.

Так, в приведенном примере число дополнительных проверочных разрядов равно = г, + л=5+4=9, где V — число контрольных разрядов корректирующего кода. В известном устройстве (2 ) для исправления такого же количества ошибок (1„=, 1, 4 < - 2) потребуется <15 разрядов корректирующего кода, при этом возрастает сложность блоков кодирования и декодирования, Вследствие того, что случайные ошибки исправляются контрольными разрядами корректирующего кода, а дефекты с помощью согласующих кодовых слов, несистематические ошибки в предлагаемом устройстве надежно исправляются контрольными разрядами корректирующего кода, что повышает надежность устройства.

Технико-экономическое преимущество предлагаемого устройства заключается в увеличении его эффективной емкости и более .высокой надежности по сравнению с известным.

1048520

Фиг. г ог и оооо о oooооooooooооооооаооааооооа ODOf 0O0D00D00 t r t r t t 1t t1 t t t 110000

О 100 000111 t 110 0ддд011111 т f t Dt 000

0 1Ot t r100011 100011100001! f fOD100

011О Ot t 0 t101 101 10110011001100010

011 t f 0 t t 0 f 0f 010 t 00101 0f 0f D t 00001

r rr rr rrrr rrrrrr гфгггюгггюггггкю

f 110 1111111f t 000000000000000 t f 11.

1011 t t t 000000tt11110000000010111

f01О OODt1t000 tf f0001« t0DDD11011

t 0 0t f 00 f 0Of f D f 001001 f DOt f001 f 10 r

rooo or ooro rororor rororororor r r ro чиг. Л

Составитель Т.Зайцева

Редактор Н.Швыдкая ТехредМ.Гергель Корректор .Г.Решетник

Заказ 7940/57 Тира.ж 594 Подписное

ВНИИПИ Государственного комиТета СССР по делам изобретений и открытий

113035,. Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г.ужгород, ул.Проектная, 4