Преобразователь двоичного кода в унитарный код

Преобразователь двоичного кода в унитарный код

Иллюстрации

Показать все

Реферат

 

ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОЮ КОДА В УНИТАРНЫЙ КОД, содержаший регистр входного числа, тактовый вход которого соединен с тактовым входом преобразователя, эпемент эацрета и бпок синхронизации, тактовый вход ко« торого соединен с тактовым входс щ о разоватепя, отличающийся тем, что, с цепью упрощения преобразоватегш , он содержит дополнительный регистр , триггер, сумматор, элемент ИЛИ, первый и второй элементы И, элемент 2И-2ИЛИ, первый и второй прямые вхошл которого соединены соответственно с выходе регистра входного числа и и формационным входом преобразователя, вход сброса которого соединен с входом сброса блока синхроншаиии и первыми входами первого и второго элементов И, выходы которых соедкнеш с управляк щими входами регистра входного числа и дополнительного регистра соответственно , Вторые входы первого и второго элементов И соединены соответственно с вы)юдом элемента 2И-2ИЛИ и выходом суммы сумматора, выход переноса которого соединен с управляющим входом триггера, синхровход которого соедине н с первым запрещающим входом элемента запрета и с тактовым входом допопн тепьного регистра, выход которого соединен с вторым запрещающим входсм С элемента запрета и с 1юрвым входом сумматора второй вход которого сое-ч (Л дивен с выходе элемента ИЛИ и с первым разрешающем входом элемента запрэта , второй раарещающий вход которого соединен с выходом элемента 2И-2ИЛИ, третий прямой вход и перша и инверсный вход «отррого соединены с выходом опроса блока синхронизации и с управл$ьющим выходом преобразователя, вход ii со приема переноса блока синхроннзацвн динен с выходом триггера к первым дом элемента ИЛИ, второй вход ijoTopoсо го соединен с выходом начала спасла блока синхронизации, выход элемента запрета является информационным вы-ходом преобразователя.

„„SU„„1049897 A

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

3 у 06 Р 5/04

Ф т 1, 1 вЯ ДЯ.„" :. ;.к,.;

° вйю» съ.ь.-мь г

H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ГЮ ДЕЛАМ ИЗОБРЕТЕНИЙ И, ОТКРЫТИЙ (2l ) .3476987/1 8-24 (22) 23.07.82 (46) 23.10,83. Бюп. М .39 (72) М. Я. Эйнгорин и Н. Н.Макаров (7l ) Горьковский исснедоватепьский, физико-технический институт при Горьковском государственном университете им. H. И. Лобачевского (53) 681.325 (088.8) (56) 1. Авторское свндвтепьство СССР

И 343264, кп. С, 06 F 5/04, 1972.

2. Авторское свидетепьство СССР

% 263276, кп.. Я 06 Р 5/04, 1970 (npoToтип). (54) (57) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧ

НОГО КОДА В УНИТАРНЫЙ КОД, содержащий регистр входного чиспа, тактовый вход которого соединен с тактовым входом преобраэоватепя, эпемент запрета и блок синхронизации, тактовый вход ко» торого соединен с тактовым входом пре-. обраэоватепя, о т п и ч а ю шийся тем, что, с цепью упрощения преобразо ватепя, он содержит допопнитепьный ре-. гистр, триггер, сумматор, энемент ИЛИ, первый и второй эпементы И, эпемент

2И-2ИПИ, первый и второй прямые входы которого соединены соответственно с выходом регистра входного чиспа и ин формационным входом преобраэоватепя, вход сброса которого соединен с входом сброса бпока синхронизации и первыми " входами первого и второго эпвментов И, выходы которых соединены с управпяю» шими входами регистра входного чнсца и допопнитепьного регистра соответствен;но, вторые входы первого и второго эпемвнтов И соединены соответственно с выходом эпемента 2И-2ИЛИ и выходом суммы сумматора, выход переноса которого соединен с управпяющим входом триггера, синхровход которого соединен . с первым запрещающим входом эпемента . запрета и с тактовым входом допопнитепьного регистра, выход которого соединен с вторым запрещающим входом эпемента запрета и с первым входом Ф сумматора, второй вхсщ которого сое .е динен с выходом эпемента ИЛИ и с первым раэрвшэюшаа входом эпемента эапргта, второй разрешающий вход которого соединен с выходом эпемвнта 2И-2ИЛИ, третий прямой вход и первый инверсный вход которого соединены с выходом опросе бпока синхроншации и с yapasnsющим выходом преобразоватепя, вход приема переноса бпока синхронизации сов динен с выходом триггера и пврвым вхо CO дом эпемеита ИЛИ, второй вход которо- QO го соединен с выходом начала цнкпа . ф© бпока синхронизации, выход эпемента АД запрета явпяется ннформационюам вы-. ходом преобразоватепя.

3 1

Изобретение относится к автоматике и вычислительной технике и может иопопьзоваться в устройствах автоматического контропя и управпения, в частности в устройствах линейной интерполяции.

Известно устройство дпя преобразова ния параппепьного двоичного кода в чиспо-импульсный код, содержащее регистр, .общий счетчик, эпементы И, элементы

ИЛИ, блок управпения, допопнитепьный счетчик и эпемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем выходы всех разрядов общего счетчика и элемента ИЛИ соединены с входами первого эпемента ИСКЛЮЧАЮШЕЕ ИЛИ, а выход сигнала перепопнения общего счетчика соединен с входами сброса регистра и бпока управления.

В данном устройстве. практически отсутствует неравномерность спедования . выходных импульсов в цикле работы, по. скольку общцй счетчик содержит ю допопнитепьных разрядов, а т может быть выбрано скоць угодно бопьшим (1 ).

Недостаток данного устройства состоит в том, что оно требует бопьших аппаратурных затрат, так KBK содержит дополнительный счетчик и схему ИСКЛЮЧАЮЩЕЕ ИЛИ. Кроме того, при бопьшом чиспе разрядов регистра и при большом числе преобразуемых чисеп увепичивается число связей и число эпементов за- счет формирования Й -ка на пов стробирующих сигналов:(И - чиспо разрядов преобразуемого двоичного кода). Наибопее бпизким к изобретению по технической сущности является преобразователь двоичного кода в унитарный (число-импупьсный) код, содержащий регистр входного чиспа, соединенный выходами с бпоками стробирования, вход тактового сигнапа, счетчик, эпемент И, элементы ИЛИ и бпок управпения, тактовый вход которого соединен с тактовым входом преобразователя.

Б устройстве преобразуемый параппепю ный двоичный код фиксируется во входном регистре, а на выходах каждого разряда счетчика формируются серии импупь сов, взвешенные по цвоичному закону, которые поступают на бпоки стробирования и через эпемент ИЛИ проходят на выход устройства, еспи в . соответству ющих разрядах регистра записан код

1 (2$

Недостаток известного преобразователя состоит в тсм, что в спучае преобра« эования многоразрядных чисеп устройство также требует бопьшого чиспа эпементов и связей. Ддя преобразования hl -разряд

040897 2 ного чиспа формируется И каналов стро-. бирующих сигнапов, частоты которых пропорционапьны весам преобразуемых кодов.

Это приводит к увепичению чиспа связей и чиспа эпементов схемы и, спедоватепь-но, к увепичению аппаратурных затрат при реализации устройства.

Цепью изобретения явпяется упрощение преобраэоватепя.

16 Поставпенная цепь достигается тем, что в преобразователь двоичного кода в унитарный код, содержащий регистр входного числа, тактовый вход которого соединен с тактовым входом преобразоватепя, 15 эпемент запрета и бпок синхронизации, тактовый вхоц которого соединен с тактовым входом преобразоватепя, введены допопнитепьный регистр, триггер, сумматор, элемент ИЛИ, первый и второй эпементы

2О И, эпемент 2И-2ИЛИ, первый и второй прямые вхоцы которого соединены соответственно с выходом регистра входного чиспа и информационным входом цреобраэоватепя, вход сброса которого соеди25 нен с вхоцоМ сброса бпока синхронизации и первыми входами первого и второго эпементов И, выходы которых соединены с управпякхцими входами регистра входного чиспа и допоцнитепьного регистра

ЗО соответственно, вторые входы первого и второго эпементов И соединены соответственно с выходом элемента 2И»2ИЛИ и выходом суммы сумматора, выход переноса которого соединен с управпяю-.

35 R входом триггера, синхров ход Ko popo" го соединен с первым запрещающим входом элемента запрета и с тактовым входом допопнитепьного регистра, выхоц которого соединен с вторым запрещающим

4 входом эпемента запрета и с первым входом сумматора, второй вход которого соединен с выходом эпемента HllH и с первым разрешающими входом эпемента запрета, второй разрешающий вход которо

4 го соединен с выходом эпемента 2И2ИЛИ, третий прямой вход и"первый инверсный вход которого соединены с выходом опроса блока синхронизации и с управпяющим вы ходом преобраэоватепя, вход приема переноса бпока синхронизации соецинен с выходом триггера и первым входом элемента ИЛИ, второй вход которого соединен с выходом начала цикла блока синхронизации, вы ход эпемента

55 за;Ирета явпяется информационным выходом преобраэоватепя.

Такое выполнение устройства поэвопяет осуществпять формирование стробирующего сигнапа по.одному каналу дпя пю10 ма тора.

3 . 1 бого многоразрядного чиспа, При этом испопьэуется лишь один элемент И на каждое преобразуемое чиспо, что эначитепьно сокращает,чиспо связей и апемен тов в устройстве.

На фиг. 1 изображена бпок-схема преобраэоватепя; на фиг. 2 - временная диаграмма его работы.

Преобразоватепь содержит источник 1 информации, регистр 2 входного чиспа, допопнитепьный регистр 3; эпемент 2И2ИЛИ 4, эпементы И 5 и 6, эпемент запрета 7, сумматор 8, триггер 9, эпе мент ИЛИ 10, бпок 11 синхронизации, выпопненный на депитепе 12 частоты, триггере 13 и эпементе И 14, тактовый вход 15 преобразователя, вход 16 сбро са и информационный выход 17 преобра эоватепя.

04 9897 4 ку информаций на выходе на цпитепьность стробнрующего сигнапа.

Таким образом, сигнап переноса появпяется на выходе триггера 9 с заперт» кой Г, необходимой дпя выпопнения операции суммирования поспедоватепьных кодов. Задержанный сигнал переноса и управпяющий сигнап после обьединения на эпементе ИЛИ 10 поступают на вход сумПри достижении кодом в регистре 3 значения 111...1 и при очередном его спожении с кодом 100...0 формируется код 000...0 и сигнал переноса из старшего разряда, который поспе задержки на;

T совпадает во времени с, ..правпяющим импупьсом. В момент совпйдения проиоходит запись nepesoca в триггер 13 стробирующщк сигнапом, сформированным. апе ментом И 14. Единичный сигнап с вых(ь25

Входной,код поступает через инфор мационный вход 18 преобразоватепя при наличии разрешающего сигнапа на выходе 19 опроса.

Прэобразоватепь работает спедукхцим образом.

При подготовке к работе на вход 16 подается низкий потенциай, при атом в регистры 2 и 3 через эпементы И S u

6 записываются нупевые коды, а депитепь 12 частоты устанавпивается в иоходное нупевое состояние. При появпенин единичного сигнала на входе 16 paspeшается работа эпементов И 5 и 6, и начинает работать депитепь 12 частоты, выдавая через каждые Й тактовых им пульсов на входе один управпяющий w пупьс на выходе, где Й вЂ” число разрядов входного кода. Управпяющие импупьсы поступают через эпемент ИЛИ 10 на вход сумматора 8, на второй вход которого подается поспедоватепьный код с выхода регистра 3. На входах сдвига информации регистров 2 и 3 постоянно присутствуют тактовые импульсы, осуществпяя, бпагс даря обратным связям, циркупяцию ин формации в.регистрах. Обратная связь регистра 2 замыкается через апемент

2И-2ИЛИ 4, а регистра 3 - через сумматор 8. В каждом цикле, равном по дпитепьности Т, = йТ, где Т - период тактового сигнапа, к коду регистра 3 прибавпяется код 100.0, увепичивающий содержимое регистра 3 на единицу.

Сигнап переноса с сумматора 8 поступает на D -вход триггера 9 и записывается в триггер инверсным тактовым сигнапом, триггер выпопнен по двухтактной схеме, что обеспечивает эадерж: да триггера 13 производит опрос источника 1 информации. Источник информации по сигнапу опроса синхронно с тактовыми импупьсами, поступакхцими на вход синхронизации бпока 1, выдает поразрядно («разрядный двоичный код через апемент 2И-2ИЛИ 4; разрешенный единичным сигнапом с триггера 13, и через эпемент И 5, разрешенный высоким потенциалом с шины 16, на вход регистра

2. Обратная связь при этом. с выхода на вход регистра 3 разрмвается инверсией выходного сигнапа триггера 13.

Через время, необходимое дпя записи

hl -разрядного " поспедовате пьного кода, триггер 13 сбрасывается стробирующим сигнапом с выхода эпемента И 14 в ну певое состояние, вновь замыкая обратную

/ связь с выхода на вход регистра 2.

На временной(диаграмме 9 (фиг.2) изображен стробирукхцкй сигнап на выходе эпемента И 14, а на диаграмме 10состояние триггера 13.

С момента начапа записи кода в ".регистр 2 начинается интервал преобразоватепя, который постоянен и равен по дпите пьности и тп-2 тц .

В течение интервапа Т> происходит преобразование одного кода. В конце интервапа преобразования триггер 13 вновь устанавпивается в единичное состояние, и осуществпяется эацись очередного кода в регистр 2.

Таким образом, в устройстве происходит непрерывное. преобразование кодбЬ, поступающих от источника информации.

897

1049

При отсутствии информации на выходе бпока 1 устройство работает в копостом режимеу не формируя Вы ходны х сигнапова . Останов устройства производится. подачей нупевого потенциапа на вход 16. 3

Процесс формирования стробируклцего сигнапа, с помощью которого осуществпяется преобразование кодов в интерваце

Г, поясняется временными диаграммами (фиг, 2), поясняющими работу уст-- 16 ройства для четырех разрядный кодов.

Принцип построения диаграмм дпя йразрядных кодов анапогичен.

На диаграмме 1 представпен тактовый сигнап Na входе 15. Управпякхций сигнал И (диаграмма 2) формируется депением частоты тактового снгнапа на-четыре и имеет дпнтепьность,, равную f .

Выходной сигнап Z сумматора, гзображенный на диаграмме 3, представпяет: 2О поспедоватепьный двоичный код, воз - растающий, с каждым цикпом HB единицуэ а выходной сигнап регистра 3 (диаграм», ма 4) повторяет сигнап на выходе суммы сумматора, задержанный на Т . Выход 25 ной сигнап переноса сумматора (диаграмма 5) формируется при совпадении двух единиц на входах сумматора а сигнап на выходе триггера 9 (диаграмма 6) повторяет сигнап с выхода переноса сум- ЗО матора, задержанный на Т. Сигнап на диаграмме 7 формируется обьединеннем сигнапов на диаграммах 2 и 6, а сигнап ю диаграмме 8 формируется совпадением во времени сигнапа на диаграмме 7, ин- версии сигнала на диаграмме 4 и кивер сии,сигнапа на диаграмме 1.

В преобраэоватепе сигнап, представпенный на диаграмме 8, формируется эпементом запрета 7, который совмещает также функцйо стробировання указа иным сигнапом выходного кода регистра 2.

Полученный стробируюший сигнал (дна- i грамма 8) прэдставпяет сумму взвешенных по двоичному закону серий импупьсов, относитепьно равномерно распредепенных по всему интервалу преобразования. Действитепьно, в первых тактах каждого цикпа за время преобразования, равное Гп, содержится 2 "импупьсов, И-2 во вторык тактак - 2 импульсов и т.д, При этом импульсы в соответствующих сериях ноявпяются через равные отрезки времени, а в течение каждого цикпа появпяется пишь один импупьс одной из серий, что обеспечивает относитепьно равномерное распопожение импупьсов на интервапе времени Г„.

При стробировании сигнапом (диаграмма 8) поспедоватепьного двоичного кода, посту с регистра 2 через эпемент

4 на эпемент 7 старшими разрядами вперед, формируется унитарный нмпупьсный код с чисцом импупьсов в интервапе Тп, равном коду в регистре 2.

Таким образом, цредпагаемое устройство позвопяет осуществпять преобразо ванне двоичного кода в унитарный код путем испопьзоваив одного эпемента И и одного кацапа формирования стробиру ющего сигнапа дпя пюбого многоразрядного чиспа

В резупьтате значитепьно сокращается число связей и эпементов в устрой-; стве, особенно в случае одновременного преобразования бопьшого копичества многоразрядных чисеп.

1049897

В I

ВНИИПО Заказ 8426/45 Тираж 706 Подписное

Фта«ол ПЛП "Патент", r.,Óæãîðoä, ул. Проектная, 4