Устройство для коррекции отказов в полупроводниковой памяти

Устройство для коррекции отказов в полупроводниковой памяти

Иллюстрации

Показать все

Реферат

 

1. УСТРОЙСТВО ДЛЯ КОРРЕКЦИИ ОТКАЗОВ В ПОЛУПРОВОДНИКОВОЙ ПАМЯТИ, содержащее регистр прямого кода, входы которого являются одними из входов устройства, причем одни иэ входов соединены с выходами элёмен- . тов И первой группы, первые и вторые входы которых подключены к первому и к второму выходам блока кодирова-ния , входы которого соединены с ВЫХС5дами элементов ИЛИ первой груп.пы, первые и вторыевходы которых сочинены с выходами элементов И второй и третьей групп соответственно, выхо-ды .регистра прямого кода подключены К: одним их входов элементов И четвёртой группы, а один из выходов - со .ответсвенно к одним из входов эле- / . ментов И второй группы и к. одним иа: входов блока сравнения, и эла ентов НЕ первой группы, выходы которых соединены с одними из входов элементов И пятой группы, выходы эл««ентов И четвертой и пятой групп подключены соответственно к первым и к вторым входам элементов ИЛИ второй груп пы, другие входы блока сравнения соединены с выходами регистра инверсного кода, одни из выходов которого , . подключены к одним из входов элементов И третьей группы, одни из выхо- , дов и один из входов блокё1 сравйения соединены соотвётств.енно с одними из входов логического блока, выходы которого и выходи элементов ИЛИ второй группы являются выходами устрой ства, третьи входы элеяентов И первой группы и другие входы элементов И групп с второй.по пятую подключены . к выходам блока $ |Ьравления, входы которого и входы регистра инверсного, кода являются другими входами устройства , отличающеес я тем, что,с целью повышения надежности устройства, в него введены блок анализа отказов, сумматор по модулю два, регистр конт,рольного кода, триггер , группы сумматоров по модулю два, регистр основного проверочного вектора , блок вычисления дополнительно ,го проверочного вектора и шестая соединены соответственно с другими вы- .. g ходами блока.сравнения и с выходом (Л триггера, первый вход которого родключей к выходу сумматора по модулю два, входы Kojroporo соединены соответственно с другими выходами регистра прямого кода и с выходами суммато-р tpdB по модулю два первой группы, . .входы которых подключены к одним .из выходов регистра прямого кода и первым входам сумматоров по модулю два второй группы, вторые входы которыхсоединены с выходами регистра со со контрольного кода, инверсные входы которого подключены к выходам элеме тов и шестой группы, а прямые сх входы соединены с вторым выходом бло .ка кодирования, третий выход которого подключен к одним из входов блока вычисления дополнительного проверочного вектора, другие входы которого .являются управлЙЙЩими, а выходы co-v единены с.одними из входов блока анализа отказов, выходы и другие входы которого подключены соответ .ствённо к другим входам логического блока и к выходам регистра основноге проверочного вектрора, входы котороГО;соединены с выходами сумматоров по модулю два второй группы, другой вход триггера является управляющим.

.СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН ()9) . (И) 3(Я) С 11 С 29 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOIVIY СВИ4ЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗС)БРЕТЕНИЙ И ОТНРЫТИЙ

r (21) 3444112/18-24 (22) 16.„04.82 (46) 23.10.83. Бю л.,939 (72) В.В.Лосев и П.П. Урбанович (71) Иинский радиотехнический инсти-. тут (53) 681.327(088.8) (56). 1. Авторское свидетельство СССР

М 402870, кл. С 06 C 11/08, 1973.

2. Авторское свидетельство СССР

М 765886 кл.G 11 С 29/00, 1980 (прототип) . (54) (57) 1.. УСТРОЙСТВО ДЛЯ КОРРЕКЦИИ

0ТКА30В В ПОЛУПРОВОДНИКОВОЙ OANHTH содержащее регистр прямого кода, входы которого являются одними из входов устройства, причем одни иэ входов-соединены с выходами элементов И первой группы, первые и вторые входы которых подключены к первому и к второму выходам блока кодирова-. ния, входы которого соединены с выхбдами элементов ИЛИ. первой группы, :первые и вторые входы которых соединены с выходами элементов И второй и третьей групп соответственно, выходы .регистра прямого кода подключены . к одним их входов элементов И четвертой группы, а один из выходов - со,ответсвенно к одним из входов элементов И второй группы и к о)(иим из входов блока сравнения. и элементов

HE первой группы, выходы которых соединены с одними из входов элементов И пятой группы, выходы элементов И четвертой и пятой групп подключены соответственно к первым и к вто" рым входам элементов ИЛИ второй группы, другие входы блока сравнения соединены с выходами регистра инверсного кода, одни из выходов которого подключены к одним из входов элемен-. тов И третьей группы, одни Ms выходов и один из входов блока, сравненИя соединены соответственно с одними из входов логического блока, выходы которого и выходй элементов ИЛИ вто-

М рой группы являются выходами устройства, третЬи .входы элементов И первой группы и другие входы элементов И групп с второй.по пятую подключены к выходам блока фчравления, входы которого и входы регистра йнверсного. кода являются другими входами устройства, о т л и ч а ю щ е е с я тем, что,с целью повышения надежности . устройства, в него введены блок анализа отказов, сумматор по модулю два, регистр контрольного кода, триг-

rep, группы сумматоров по модулю два, регистр основного проверочного век тора, блок вычисления дополнительно,го проверочного вектора и шестая соединены соответственно с другими вы- ., O ходами блока. сравнения и с выходом триггера, первый вход которого под" ключен к выходу сумматора по модулю два, входы которого соединены соот етственно с другими выходами регист(а прямого кода и с выходами суммато.ров по модулю два первой группы, входы которых подключены к одним .из выходов регистра прямого кода и первым входам сумматоров по модулю два второй группы, вторые входы которых соединены с выходами регистра контрольного кода, .инверсные входы которого подключены к выходам элементов и шестой группы, а прямые входы соединены с вторым выходом блока кодирования, третий выход которого подключен к одним из входов блока . вычисления дополнительного проверочного вектора, другие входы которого . .являются управл))Жцими, а выходы со едииены c,îäaaìa из входов блока анализа отказов, выходы и другие входы которого подключены соответственно к другим входам логического блока и к выходам регистра основногс проверочного вектрора, входы которо го соединенй с выходами сумматоров по модулю два второй группы, другой вход триггера является управляющим.

1Ь49981

2. Устройство по и. 1> о т л ич а ю щ е е с я тем, что блок вычисления дополнительного проверочного вектора содержит третью группу сумматоров по модулю два, группы числовых регистров, седьмую и восьмую группы элементов И и вторую группу элементов НЕ, причем первые входы элементов И седьмой и восьмой групп. соответсвтвенно объединены и являются одними из входов блока, а вторые входы - другими. входами блока, выхо ды элементов И седьмой и восьмой групп подключены соответственно к входам числовых регистров первой группы и к входам числовых регистров второй группы, выходы которых соединены с входами элементов ЯЕ второй группы, выходы которых подключены к одним из входов сумматоров.

Ь по модулю:два третьей группы, другие входы которых соединены с выходами числовых регистров первой группы, а выходы являются выходами блока.

3. Устфойство по и. 1, .о т л ич а ю щ е е с: я тем, что логический блок содержит третью группу элемен- . тов ИЛИ, входы которых, кроме первых, соответственно объединены, а выходы подключены к первым входам элементов И девятой группы, выходы которых соединены с одним из входов сумматоров по модулю два четвертой группы, выходы которых являются выходами блока, а другие входы и вто, рые входы элементов И девятой группы являются одними из входов блока, причем входы элементов ИЛИ третьей. группы являются другими входами бло-. ,ка..

1. ..2

Изобретение относится к вычисли- прямого кода соединен с соответствуютельной технике.и может быть исполь- щим входом четвертых элементов И., .зовано при, изготовлении больших ин- . первые выходы регистра прямого кода тегральных схем запоминающих уст -; связаны также с одними из входов вто-". ройств (БИС ЗУ) с многоразрядной .орга- 5 рых элементов И, первыми входами блонйзацией накопителя, имеющих большую ка сравнения и первыми. входами блока площадь кристаллов и блоков памяти j исправления ошибок, вторые..входы повыщенной надежности .. блока сравнения подключены к первым

Известно устройство для коррекции выходам регистра инверсного кода и к отказов в полупроводниковой памяти, 10.одним из входов третьих элементов И, содержащее регистры, блок сравнения третьи и четвертые входы блока срав-. и логические элементы Г1 ); нения связаны соответственно с вто=

Недостатком этого устройства яв-, рыми выходами регистров прямого и ляется низкая надежность . : инверсного кодов, входы регистра инверсного кода соединены с другими

Наиболее близким к изобРетению по :входами устройства, первые выходы технической сУЩности ЯэлЯетсЯ УстРой- блока сравнения соединены с вторьии ство Дли коРРекции отказов в полупРо- входами блока исправления ошибок, водниковой паь Ятн, соДеРжашее РегистР !выход которого подключен к вторым пРЯмого коДа, в котоРом пеРВые, вто- . выходам устройства, вторые входы перРые и третий входы соединены с одни- 20 вых, вторых и третьих элеменгов И, а ми из .вхоДов Устройства, втоРые и также четвертые и третьи входы сотретий входы связаны также с выхода-. !ответственно четвертых и пятых элеми первых элементов ИФ первые и вто-; ментоВ И соединены с выходами блока рой входы которых, связаны с соответ-, „„ авл ния ствукщими выходами блока кодирова- 25,Г ния, входы которого нодключены к : Недостатком известного устройства выходам первых элементов ИЛИ,,первые, являЕтся низкая надежность, так как и вторые входь1 которых связаны со- . оно дозволяет корректировать число ответственно с выходами вторых и . отказов, равное количеству дополнитретьих элементов И,.первые и вторые jp тельных контрольных разрядов накопивыходы рргистра . йрямого,кода под-, теля при условии, что количество отключены к соответствующим входам казов в группах разрядов информаци-., четвертых элементов И и через эле- онного слова; контролируемых соот.менты НЕ - к соответствующим входам ветотвующими контрольными разрядами пятых элементов И, выходы четжертых З кода лемминга, не более одного. Од- . и пятых элементов И связаны с входа.-, нако, если отказ возникает в раэря. ми вторых элементов ИЛИ, выходы ко- де, двоичный номер которого состоторых подключены к одним из выходов ит т ютько иэ единиц (т.е. числа устройства, третий выход регистра 2 - 1, где о=2,3,..., Р, Р— цедре

Р»

1049981

3 4 число), то скорректировать можно не., выходов регистра прямого|кода и пер- более одной ошибки. В информационном вым входам сумматоров по модулю два поскольку в других случаях: второй группы, вторые входы которых в некоторйх rpyllIIaz раэрядсв будет соединены с выходами регистра контболее одного отказа, и эти отказы .Рольного кода, инверсные входы котоне будут исправлены. 5 рого подключены к выходам элементов

Бель изобретения - повышение на- И шестой группы, а прямые входы соед дежности устройства. динены с вторым выходом блока коди1

Поставленная цель достигается, . РованиЯ| тРетий;;выхоД котоРого пОдтем, что в устройство для коррекции . ключен к .одним из входов блока вычис. отказов.в полупроводниковой памяТи, 10 ления доплнительного проверочного содержащее регистр прямого кода, . ВектоРа, ДРУгие вхоДы котоРого ЯвлЯвходы которого являются одними из" . входов устройства, прич одни из: ны с одними из входов блока анализа входов соединены с выходами элемен- отказов| выходы и другие входы кототов И первой группы, первые и вторые 15 Рого поцключены соответственно к,цРУ.Входы которых по ключены к первому гим входам логического блока и к вы .и к второму в|,ходам блока кодирова- ходам регистра осноэного проверочнония, входы которого со инены с в г» го вектора, входы которого соединены ходами элементов ИЛИ первой группы, : Ь выхцдами сумматоров по модулю два первые и вторые входы которых сое- 20 второй группы| другой вход триггера динены с выходами элементов И вто-- ЯвлЯетсЯ УпРавлЯкщим. рой и третьей групп соответственно, . Кроме тоге| блок вычисления дов оды регистра прямого кода подк ю- полнительного пРовеРочного вектора чены к одним из входов элементов И содеРжит тРетью гРУппУ сУмматоРов четвертой группы, а одни из выхо- 25 по модулю два| группы числовых редов соотв етс 1 венно к о)дним из вхо и ров, с ьм и в ьмую рупп дов элементов И Второй группы и к элементов И и втоРУю ГРУППУ элеменодним из входов блока сравнения и Тов ЯЕ, причем первые входы элемен-, элементов .HE llepsoA группы выходы TOB И СЕДЬМОЙ И ВОСЬМОЙ ГРУППЫ СООТ» которых соединены с .Одними из вхо. . BeTCTBeHBO жЪЕДИНЕНЫ И ЯВЛЯЮТСЯ ОДдов эл ентов И пятой группы, выхо- Ними из вхоДов блока, а втоРые вхо30 ды элементов И четвертой и пятой ды — другими входами блока| выходы групп подключены соответственно к . лементов И седьмой и восьмой групперв и к втор входам эл ентов пы подключены соответственно к вхоИЛИ второй гр ппы, другие входы бло " дам числовых регистров первой групка сравнения co èíåíû с вы одами З5 пы и к входам числовых регистров вторегистра инверсного кода, одни из . Рой группы, выходы которых соединены выходов которого подключены к ОдниМ с входами элементов НЕ второй группы| из входов элементов И третьей груп- выходы которых подключены к одним, пы, Одни из входов блока сравнения ИЗ ВХОДОВ СУММатОРОВ ПО МОДУЛЮ ДВа со динены соответственно с одними 40 тРетьей гРУппы| дРУгие входы котоРых из входов логического блока, выходы ОЕДИН "Ы С ВЫ"ОДаМИ ЧИСЛОВЫХ РЕГИСткоторого и выходы элементов ИЛИ вто- Pos пЕРвой группы| а выходы Являются рой группы являются выходами устрой-. ства,. третьи входы элементов И пер При этом логический блок содержит

И групп с BTopoA Ilo пятую подключенй. „oTÎÐÈÕ. кРоме пеРвых. СоответстВенк выходам блока управления вх цы м ъединены, а выходы подключены которого и входы регистра инверсно пеРвым вхоДам-элементов И ДевЯтой к. п го кода являются другими входами;. группы| выходы которых соединены с устройства введены блок анализа одними из входов сумматоров по модулю отказов, сумматор по .Модулю два, .. дв четвеРтой гРУппы, выходы котоРых . 50 а регистр контрольного кода, триггер, являются выходами блока, а другие группы су аторов по модулю два, ре-. вхоДы и втоРые входЫ элементов.И гистр основного проверочного векто ъ ра, блок вычисления дополнительного ВХОДОВ бЛОКа | ПРИЧЕМ ВХОДЫ ЭЛЕМЕНТпроверочного вектора и шестая груп- Я"тов ИЛИ Третьей гРУппы ЯвлЯютсЯ ДРУ-.

Па элементов И, входы. которых соЕ-.,: динены соответственно с другими вн- . Яа фиг. 1 .изображена.функциональ- . ходами блока сравнения и с выходом . иая схема предлагаемого ycTpOacTBag триггера, первый вход которого под, на фиг. 2 - схема блока вычисления ключен к выходу сумматора по модулю ® дополнительйого проверочного вектодва, входы которого соединены соот- ра; на фиг.. 3 - схема. логического ветственно с другими выходами регист- .блока; на фиг. 4 - схема блока анара .прямого кода и с выходами сумма лиза отказову на фиг. 5 -проверочная торвв по модулю два первой группы, матрица, поясняющая работу устрой,входы которых подключены к одним изi ф5 ства.

1049981

Устройство содержит (фиг. 1) ре- В цикле записи информационное гистр 1 прямого кода с выходами 2 - слово, состоящее из К разрядов, по 4 группы элементов И с первой по входам 18 заносится в регистр 1.

;четвертую 5 - 8, первую 9 и вторую 10 Через его выходы 2, элементы И 6 и

Группы. элементоэ ИЛИ, блок 11 кодиро- элементы,ИЛИ. 9 слово поступает в вания, блок 12 сравнения, логичес- блок 11, где вырабатываются в соот-. кий блок 13 с входами 14), 142, и ветствни с кодом Хемминга р конт14>, первую 15. и вторую 16 группы, Рольных разрядов и. (p+1)-й разряд, сумматоров по модулю два., сумматор значение которого равно сумме,по мо17 по модулю два. На фиг. 1 обозна- дулю два значений р разрядов. Эти чены одни из входов 18 - 20 устрой- разряды соответственно по выходам

30 ства, первый 21 и второй 22 выходы 21 и 22 блока 11 и через элементы И блока кодирования. Устройство содер- 7 по.входам 19 и 20 заносятся в жит также регистр 23 контрольного, (Р+1)-е разряды регистра 1. Сформикода, пятую 24 .и шестую 25 группы Рованное таким образом кодовое слоэлементов И, регистр 26 основного 15. во, состоящее иэ п =(К+Р+1) разряпроверочного вектора, триггер 27, дов, через элементы И 8 и один из блок 28 анализа отказов а входами . элементов ИЛИ 10 и далее через выхо29„ и 29, блок 30 вычисления до- ды 41 заноснтся в накопитель (не нолнительного проверочного вектора показан) по выбранному адресу. Ha с одними из входов 31, регистр 32 20 .этом цикл записи. окончен. инверсного кода с выходами 33 и 34 B цикле считывания 6 -разрядное и входами 35,первую группу элемен- сЛово (в слове могут быть отказаны) тов НЕ 36 И блок 37 управления. в пРямом коде по входам 18 -20 счиНа фиг. 1 обозначены также выходы тывается из накопителя в регистр 1.

38 и 39 блока сравнения, выходы 40 25 Считанные К информационных разрядов и 41 устройства и выходы 42 блока через .выходы 2 регистр 1 и элементы управления. . - .,И 6 и ИЛИ 9 поступают в блок 11, Блок 20 вычисления дополнительно- где вырабатываются Р, новых контC

ro проверочного вектора содержит Рольных битов, и через выходе) 22 (фиг. 2) седьмую-43 и восьмую 44 З0 блока 11 заносятся е регистр 23.. Одгруппы элементов И,. первую 45 и вто- новременно на выходах сумматоров 15 рую 46 .группы числовых регистров, вырабатывается (Р+1) контрольный вторую группу элементов- HE 47 и Разряд и .на сумматоре 17 сравниваеттретью. группу регистров 48 по модулю ся c .(P+l) - разрядом, считанным из два.

35 накопителя. Если эти биты одинаковы

Логический блок 13 содержит то на Выходе сУмматора 17 будет ну1 (фиг. 3) тртью.группу элементов ИЛИ левой сигнал (в противном случае "

49, девятую группу элементов И 50 единичный), который заносится в триг° ° четвертую группу сумматоров 51 по гер 27. В это же время на выходах 31 фдулю два. блока 11 вырабатываются в группй

Блок анализа отказов содержит 40 Р. RoHTpoJIsBHK разрядов, которые (фиг. 4).-группы сумматоров 52 - 55,записываются через элементы И 43 по модулю два и группы элементов ;(Фиг. 2) в соответствующие регистры

ИЛИ-ЯЕ 56 - 59 ° 45„б.пока 30. яа Фиг. 5 обозначены общая прове- ." .Пооле этих операций (К+Р) символы рочная матрица 60 кода хемминга ин- 45 прямого кода инвертируются на эле формационных. разрядов, матрицы 61 - ментах HE 36 (Фиг.l) и через эле63 каждой из частей общей провероч- ., менты И 24, ИЛИ 10 заносятся в те ной матрицы и единичная матрица 64 . же ячейки накопителя. После этого устройство работает следующим производится контрольное считываобразом. 0 ние информации в инверсном коде по

В блоке 11 формируются не только входам 35 в регистр 32. По выходам контрольные разряды инФормационного. 34 К инверсных разрядов через элеслова, но и групцы контрольных раз - менты И 7 и ИЛИ 9,поступают в блок рядов частей, на которые разбивается 11, где вырабатываются на выходах информационное слово, причем число . 31 Э новых групп P разрядов коразрядов в каждой части соответству- торые заносятся в регистры 46

55 . 1

1 ет степени двойки. При этом исполь- ..блока «30. зуется следующее .свойство: если про- . В блоке 12 сравниваются соответвеРочной матРиЦе Нп (гДе Il„t- Це- ствУкиаие,К и Р РазРЯДов, полУченлые числа) кода Хемминга число 1 ных при двух счйтываниях. В .тех пов строке информационных символов ® зициях, где разряды отличаю1ся, на нечетно, т.е. в случае n= 7 к 4, соответствующих из выходов 38 и 39 прямой код 0011 100, то IlpII- инвер- блока 12 находятся символы 1 . тировании К разрядов инверсное кодо- Результат сравнения с выходов 38 вое слово имеет вид. 1100 011, т е. постуг ает на входы элементов И 25 и, инвертируются и проверочные Раэрядй 45 если в триггере 27 записана 1, 1049981

7 то единичцуе сигналы на выходах эле.:ментов И 25 инвертируют".. соотв етствующие разряды в регистре 23, которые далее сравниваются на сумматорах 16 с соответствующими Р .разрядами. В результате сравнения вырабатываетея проверочный вектор, равный сумме по модулю два дефектных информационных аз ов ко

P Ряд i торый записывается в ре

NHcTP 26. При этом считается, что в Сформированные блоком 11 р и Р+1 каждой из в групп должно появиться - 10 разряр ы составляют вместе с К разряда-.

Не более одного отказа. ми пРямое кодовое слово В=1011 0111

Выработанные на выходах блока 3б 0010 0110 11001 1; (Р+1) -е разряды

;дополнительныд проверочные векторы поставлены в конец кодового слова. (для каждой из я групп) сравниваются Слово Б через элементы И 8 и ИЛИ 10 в блоке 28 с проверочным вектором д5 записывается по нужному адресу. в на:содержащимся в регистре 26.это необ" ,ходимо для того, чтобы установить, Предположим, например что в ячей в каком разряде возникает согласо- . ках, опРеделиемых этим адресом, имеванный,а в каком - несогласованный +Tc p<» ОтКаЗОВ". ПерВЫй раэряД ПОсотказ. Пусть., например, в некоторую () тоЯнно находитсЯ в состоЯнии 0, ячейку записывается символ 1 в

Ю

1ф 1! этом же состоянии находится и дефек- " дцатый l J восемнадцатый тиая ячейка. Псокольку отказ согла-,т.е. в информационных разрядах кодосованный, то можно. считать, что ошнб- вого слова при считывании прямого коки нет. Но эзот отказ обнаруживается 2,Да проЯВлЯютсЯ три несогласованных и блоком 12 и выявляется на выходе 39. :.РДин согласованный (В.ПЯтнаДЦатом

Чтобы искЛючить ошибку при анализЕ .Разряде) отказы, кроме того, несогдвух типов отказов, в блоке 28 про". ласованный отказ будет и среди контверочный вектор из регистра 26 пораз- .Рольных РазРядов (в восемнадцатом рядно сравнинается на соответствующих Разряде) . Таким образом, считанное из сумматоров 52 - 55 (фиг.4). co . . слово имеет следующий вид: В=0011 всеми сочетаниями дополнительных про- 11 ll 0110 0110 10001 1 (отказавшие верочных.векторов. . . Разряды подчеркнуты) . Информационные

Если в считанноМ слове есть несог- . Разряды слова В поступают. в блок 11

С Р ласованные отказы, .То при сцожениИ на выходах 22 которого формируются основного проверочного вектора с со- 35 контрольные биты (01011), которые ответствующим дополнительными на вы записываются в регистр 23, одновреходе соответствующего из сумматоров менно сумматоры 15 вырабатывают на 52 - 55 блока 28 находятся все не- выходе символ 0, который на сумнулевые символы, а на выходе соеди- . маторе 17 сравнивается с 1 (р+1)ненных с ними элементов ИЛИ-НЕ 56- 59 40 го Разряда. В тРиггер 27. записыванаходится единичный символ, который ется 1 . На выходах блока 11 вычерез Один из входов 14 поступает Рабатываются четыре группы. дополнив блок 13. Считаем, что такая ситуа- тельных символов (10001,11111,00110, ция возникает только при совпадении 00011) и по входам 31 заносятся, в основного и дополнительного провероч-45 четыре Регистра 45 блока 30. ных векторов несогласованных Отказов. После этого K+P разрядов прямого кодового слова инвертируются. и через

На выходах. тех элементов И 50: . элементы И 24 заносятся в накопитель (фиг.3), где совпадают 1 с выхо- . по тому же адресу. дов элементов ИЛИ 49 и со входов 14 При контРольном считывании с уче(т.е. с выходов блока 12), находятся - том типа отказов имеем слово С plpp

50 единичные сигналы, которые на cooT- . 1000 1101 1011 10011. В регистры 46 ветствующих им сумматорах 51 кивер- . блока 30 запйсываются четыре новых тируют неправильно считанный символ - .. группы дополнительных. символов и на выходах 40 восстанавливается (10100 01101,11100,01101) и на выхо правильная информация. На позициях M :äàõ блока 30 формируются проверочсогласованных отказой инверсии ие, «e векторы отказов по, группам: будет, поскольку на выходах cooTseT-" "11010у01101100101;10001 которые ствующих из элементов И 50 находятся соответствуют столбцам проверочной нулевые сигналы.,матрицы. В блоке 12 формируется слоB качестве примера рассмотрим хра-60 Sot соответствующее отказам ра .г, разряды . кение 16- разрядного слова А которого. содержат число 1" г lppp

10ll 01,11 0010 0110 в накопителе. В lapp 0100 0010 01000. Инверсия второданном случае в = 4, р 5. Записываете го дОполнительного разряда в триггепроверочную матрицу И (нули не Ре 27 позволяет установить точное

Обо„начены) 21,16 значение разрядов проверочного векI 1049981

10 тора 10010,который хранится в. регистре 26.В блоке 28 установлено, что сумма основного и дополнительных проверочных векторов равна нулю (по ,,модулю два).йа выходах первого, вто,рого и третьего из элементов ИЛИ 49 5 находятся единичные сигналы, позволяющие правильно восстановить инфор мационные символы, которые записывались в накопитель:101101100100110,, а инверсия пятнадцатого разряда не будет произведена.

Таким образом,в кодовом слове удалось исправить пять отказов, четыре из которых находились среди йнформа«, ционных.

Устройство позволяет корректйровать отказы, даже если все они .при»;, надлежат одной группе контролируемых разрядов При этом в предлагаемом устройстве, как и в известном, необходим лишь один дополнительный цикл 20 записи инверсного кодового слова в накопитель. Таким образом, предлагае,Мо9 устройство позволяет корректировать большее, по сравнению с извесТ- ным,число отказов (ошибок) в памяти, за счет чего повыаается его надежность .

1 ,В качестве базового объекта выбрана БИС ЗУ типа К541 РУ2, которая позволяет производить обращение при записи или считывании информации к ,четырем разрядам накопителя. Однако работоспособность устройства нарушается при отказах ячеек накопителя °

При .использовании в этом БЙС Зу йзобретения можно корректировать отказ в каждой из четырех строк накопителя до четырех, т„е. всего шестнадцать отказов. Это позволяет не только повысить надежность БИС ЗУ, но и увеличить выход кристаллов при их изготовлении эа счет применения БИС .с ограниченным числом дефектных яче ек, воэннкщих при производстве БИС

ЗУ °,1049981

Фаа 3

1049981

Г

1 бд И 1

Составитель Т.Зайцева

Редактор О.Черниченко Техред M.. Йадь Корректор А.Дзятко

Заказ 8437/50 Тираж 594 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, й-35, Раушская наб., д.4/5 филиал ППП Патент, г. ужгород, ул. Проектная, 4