Устройство для сопряжения

Устройство для сопряжения

Иллюстрации

Показать все

Реферат

 

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ г содержащее первый бпок дешй|| раиии адреса, первый вход которого соединен с первым адресным вхопом устройства , второй вход - с первым управляющим входом-выходом устройства, а выходс nepBbfMH входами регистра данных, регистра адреса, регистра команд, регистра состояний и бпока управпения, бпок прерываний, вход-выход которого соединен с первым входом-выходом блока управления и с первым управпяихцим входом-выходом устройства первый вход-выход регистра данных, вторые входы регистра адреса и регистра команд и выход регистра состояний соединены с первым информационным входом-выходом устройства, регистра команд соединен с вторыми входами регнстра данных и регистра состояний, с входом-выходом бпо-ка управпения и с первым входом бпока прерываний, второй вход-выход регистра данных соединен с вторым информаиаовным входок -выходом устройства, выход регистра адреса соединен с адресным входом-выходом устройства, третий вхоо . выход бпока управпения соединен с вто рым управпяющим входом-выходом устройства , отпиччющеес тем, что, с цепью повышения пропускной способности устройства, в него введены бпоК захвата магистрали, буферный регистр данных, второй бпок дешифравви адреса, регистр прерываний и эпемент ИЛИ, причем первый вход-выход буферного регистра данных соединен с информационным входом-и 1 ходом устройства, первый вход - с .ходом регистра команд, .а вторрй вход - с выходом первого бпока дешифрации адреса, первый вход бпока захвата магистрали соеди1юн с выходом первого бпока дешифрации адреса, вто (Л , рой вход - с выходом регистра команд, первый - с выходом запроса Доступа;к магнстрапи устройства, третий вход - с входом разрешения доступа к магистрали устройства, второй выход с третьим входом буферного регистра данных, третьнмв входами регистра данных и.регНстра адреса и с вторым входом бпока управления, четвёртый входел с первым выходом блока управпения, второй выход которого соединен с четел вертым входом регистра адреса, первый ГчЭ вход второго блока дешифрации адреса 05 соединен с адресным входом-выходом устройства, второй вход - с вторым управляющим входом-выходом устройства, первый выход - с первым входом регистра прерываний, второй выход - с вторым входом бпока прерываний, выход которого соединен с входом регистра прерываний , выход которого соединен с первым информационным входом-выходом устройства , вход элемента ИЛИ и третий вход регистр состояний соединены с входом

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) З(50 G 06 Р 3/04

ОГ)ИСАНИЕ И30БРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬС Т ВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЗ (21 ) 3462247/1 8-24 (22) 02.07.82 (46) 30.10.83, Бюп. Ив 40 (72) В. И. А донин, К. И, Диденко, .

К. Г. Карнаух, В. Ф, Л упенко, Н.И. Сорокин и А. К.Черепаха (71 ) Харьковское научно-производствен- . ное обьединение по системам автоматезированного управпения (53) 681.325 (088.8) (56) 1. Авторское свицетепьство СССР

l4 781805, кп. (j 06 Г 3/04, 1978.

2. Авторское свидетепьство СССР

:% 648974, кп. 5 06 Р 3/04, 1977 (прототип) .

{54)(57) 1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ, содержашее первый блок дешифрации адреса, первый вход которого сое динен с первым адресным входом устройства, второй вход - с первым управляющим входом-выходом устройства, а выходс первыми вхоцами регистре данных„ регистра адреса, регистра команд, регистра состояний и блока управпення, бдок прерываний, вход-выход которого соединен с первым входом-выходом бпока управпения и с первым управпянлцим вкодом-выходом устройства, первый вход-выход ре гистра данных, вторые входы регистра адреса и регистра команд m выход perm ра состояний соецинены с первым информационным входом выходом устройства, выхоц регистра команд соединен с вторыми вкоцами регистра даннык и регистра состояний, с вторым входом-выхоцом бпо ка управпения и с первым входом блока прерываний, второй вкод-выхоц регистра данных соединен с вторым информационным вкодомвыходом устройств& выход регистра адреса соединен с ацресным входом-выходом устройства, третий входвыхоц бпока управпения соединен с вторым управпяющим входом-выходом устройства, о т п и ч ч ю щ е е с я тем, что, с цепью повышения пропускной способности устройства, в mего введены бпок захвата магнстрапи, буферный регистр данных, второй бпок дешифрааии адреса, регистр прерываний и эпемент ИЛИ, причем первый вход-выход буферного регистра данных соединен с первым информационным входом-выходом устройства, первый вход с выкодом регистре команд, а вто юй вход - с выходом первого бпока дешифрации адреса, первый вхоц бяока

C захвата магистрапи соединен с выходом 19 первого бпока дешифрацин адреса, второй вход - с выходом регистра команд, первый выхоц - с выходом запроса доступа к магистрапн устройства, третий вход - с входом разрешения доступа к магистрапи устройства, второй выход— с третьим входом буферного регистра данных, третьаки вхоцамн регистра данных и,регистра адреса и с вторым входом бпока управления, четвертый входс первым выходом бпока управпения, © второй выход которого соединен с четвертым входом регистра адреса, первый вход второго бпока дешифрации адреса Ь ) соединен с адресным входом-вылоцом. ф устройства, второй вкод - с вторым управпяюшим входом-выходом устройства, первый выход - с первым вкоцом регистра щжрываннйу второй Выход с вторым входом бпока прерываний, выход которого соединен с вторым входом регнстра ггрерываннй, выход которого соединен с первым информационным входом-выходом устройства, вход эпемента ИЛИ и третий вхоц регистра состояний соединены с входом

1051 526 запроса прерываний устройства, выход элемента ИЛИ соединен с третьим входом блока прерываний, а второй вхоц-выход буферного регистра данных соединен с вторым информационным входом-выходом устройства, 2. Устройство по п. 1, о т и и ч аю ш е е с я тем, что блок управления содержит четыре элемента И- IE, генератор тактовых импульсов, два сдвигающих регистра, четыре триггера, цва элемента

И, дешифратор, элемент ИЛИ и формирователь импульса, причем первые входы первых элементов И и И-НЕ, первый вход дешифратора, информационный вход первого триггера и первый вход элемента

ИЛИ образуют первый вход блока, выход первого элемента И соединен с синхр<>низируюшим входом первого триггера и с информационным.и установочным входами второго триггера, синхронизирующий вход которого и синхронизируюшие входы первого и второго сдвигающих регистров, соединены с выходом генератора тактовыХ импульсов, первый и второй выходы первого сдвигаюшего регистра соединены соответственно с управляющим вхоцом второго сдвигаюшего регистра и с синхронизирующим входом третьего триггера, информашюнный вход которого соецинен с шиной нулевого потенциала, единичный установочный вход — с синхронизирующим входом четвертого триггера и с первым выходом второго сдвигаюшего регистра, второй выхоц которого соединен с первым входом второго элемента И-НЕ, выход которого соединен с вторым выходом блока, выхоп второго. триггера соединен с первым входом третьего элемента И-НЕ и с единичным установочным входом четвертого триггера, выход которого соединен с первь м входом четвертого эле» мента И-НЕ, второй вход которого соецинен с выходом третьего элемента И-НЕ, второй вход которого соединен а информационным входом четвертого триггера и с выходом элемента ИЛИ, выход третьего триггера соединен с вторым входом дешифрятора, третий вход которого, вход формирователя импульсов, второй вхоц второго элемента И-НЕ> второй вход апемента ИЛИ, выход первого триггера, первый вход и выхоц второго элемента И и четвертый вход децитфратора образуют второй вхоц-выход блока, выход четвертого элемента И-НЕ и второй вход первого элемента И образуют первый входвыход блока, информационный вход первого сдвигяю1цего регистра и второй вход первого элемента И-IIE соединены с вторым входом блока, третий выход второго сдвигаюшего регистра соединен с первым выходом блока, выход формирова.тепя импуль<х>в, выходы цешифряторя, информационный вхоц второго сдвигяющего регистра и инверсный вход второго элемента И образуют третий вход-выход блока, выход первого элемента И-НЕ соединен с нулевым установочным входом третьего тригге ра.

3, Устройство по п. 1, о т и и ч a— ю |ц е е с я тем, что блок прерываний содержит три триггера, двя элемента ИЛИ, три элемента И, два элемента И-HE u апемент I!Е, причем вход установки в единичное состояние первого триггере соединен с вторым входом бпокя, информационный вход — с шиной нулевого потенциала, синхронизируюший вход - с первь м входом блока и с входом установки в нулевое состояние второго триггера, прямой выход — с первым вхоцом первого элемента ИЛИ и инверсный вь.ходс первым входом первого элемента И, второй вход которого соединен с вторым входом первого элемента ИЛИ. и с третьим входом блока, выход первого элемента ИЛИ соединен с первыми входами втс . рого элемента И и первого элемента ИНЕ и с входом установки в нулевое состояние третьего триггера, информационный вход которого сОединен с выхОдом вторОго апемента И-НЕ, инверсный выход - с первым входом второго элемента И- 3Е, а прямой выход - с первым входом треть-, его элемента И и с информационным входом второго триггера, синхронизируюший вход которого соединен с выходом первого элемента И-FÇE, прямой вы хо д = с вторыми входами третьего элемента И„ второго элемента И-IIE, а инверсш-|й выход — с вторым входом первого элемента И-НЕ, третий вход которого соецинен с выходом второго элемента ИЛИ, выход третьего элемента И соединен через элемент HE с первым входом второго элемента ИЛИ, выходы первого и третьего элементов И образуют выход блока второй вход второго элемента ИЛИ, выход элемента НЕ, второй вход и выход второго элемента И и синхронизируюший вход третьего триггера образуют вхоцвыход блока.

4. Устройство по и. 1, î т и и ч я ю ш е е с я тем, что блок захватя магистрали содержит триггер, двя коммутатора и двя элемента И, причем синкронг зируюший вход триггере соединен с пер1051528

2 бпока прерываний, вт.орой вход-выход регистра данных соединен с вторым информационным входом-выходом устройства, выход регистра адреса соединен с вторым адресным входом-выходом устройства,, первый н третий входы-выходы блока управления соединены соответственно с первым н вторым управпяюшими входаме; вы ходамн устройства j2).

Недостаток этого устройства состоит в ннзкой скорости обмена нз-еа ограни.ченных функциональных возможностей, поскольку оно не позвопяет осуществлять обмен прн организации на нижнем уровне локальных подсистем путем вкпкиення. в: интерфейс "Магистраль активных эле-. ментов, а также вести обмен в режиме прямой логической связи.

Цепь изобретения повышение пропуск ной способности устройства.

Поставленная пепь достигается тем, что в уотройство дпя сопряжения, содер- жащее первый блок дешнфрапни адреса, первый вход которого соеднне.н с первым

aapecttbtbt входом устройства, второй вход. с первыми управляющим входом-выходом устройства, а выход - с первыми вхоиамн регистра данных, регистра адреса, регистра команд, регистра. состояний н блока управления, блок прерываний вход-выход которого соединен с первым входом-выходом блока управления н с первым управ. ляющим входом-выходом устройства,. первый вход-выход регистра данных, вторые входы ретистра адреса н регистра команд и выход регистра состояний соединейы с первым ннформапнонным входомвыходом устройства, выход регистра команд соединен с вторыми входами регистра аанных н регистре состояний, с вторым. входом-выходом блока управления н с первым входом блока прерываний, второй вход-выход регистра данных соединен с вторым информационным входомг снстем н функшюнапьных эпементов по- ? каньных . подсистем всегда замыкаются на нем.

Наиболее близким к предлагаемому по техническому решению явпнется уст И ройство дпя сопряжения, содеркашее пер- вый блок дешнфрапин адреса, первый вход которого соедниен с первым адресным входом устройства, второй вход - с первым управпяюшнм входом-выходом устрой- 30 которого соединен с первым управляю» шим входом-.выходом устройства, первый вхоа-выход регистра данных, вторые sxoды регистра адреса и регистра команд н выход регистра состояний соединены с ервым информационным входом устрой- 4а г вым входом блока, вход установки в единичное состояние - с четвертым входом блока, ннформашвнный вход - с шиной нулевого нотенцнапа, а выход - с первым входом первого элемента И,: второй вход которого соединен с вторым. входом блока, а выход - с входом первого коммутатора

1

Изобретение относнтся к вычислители ной технике н может быть использовано, дпя сопряжения вычислительных систем, нменхпнх интерфейс типа. ". Общая шина" (ОШ), с вычнспнтепьнымн снстемамн, 5 имеющим н интерфейс типа Магистраль и вкпюченнымн по иерархической структу

pe ° . Известно устройство апя сопряжения, содержащее дешифратор, -блок управпення прерыванием, блок управления вводом н блок управления выводом Я .

Недостаток этого устройства закпкиается в ограннченных функпнонапьных возможностях, так как оно позволяет осуществлять. обмен только между ярусамн, поскольку со cropottbt интерфейса Магистраль участие в обмене преаоставпено. лишь одному активному элементу н нн-. формащюнные нотокн .от покадьных нод- 26 ства, а выход - c первыми входами ре гнстра данных, регистра адреса, регистра команды, регистра состояний и блока управления, блок прерываний, вход-.ныхоа ства, выход регистра команд соединен с вторыми входами регистра шнных н регистра состояний, с вторым входом-выхо дом бпока управления н с первым входом и с первым входом второго элемента И,второй вход которого соединен с выходом вт оро» (го коммутатора, выход второго элемента И .соединен с вторым выходом блока, входы вто роГo коммутатора соединены с третьим вхо. дом блока,а выходы первогокоммутатора

coeHttHBHbt с первым выходом блока.

ВыходОм уcTpoNOTBa, Вы ход регистра адреса coeAHHÑH с адресным ВходОм-Вы . ходоМ устройства, третий вход-выход бпоь ка управления соединен с Вторым управляющим входом-выходом устройства, введены блок захвата магистрали, буферный регистр данных, Второй.блок дешифрации адреса, регистр прерываний и элемент ИЛИ, причем первый вход-Выход буферного регистра цанных соецчнен с первым информационным входом-выходом устройства, первый вход — c выходом регистра команд, .а второй вход — - выходом первого блока дешифраиии адреса, первый вхац блока захвата магистрали соединен с. выходом первого блока дешифрации адреса, второй вход — с Выходом регистра команд, первый исход - с выходом запроса доступа к магистрали уст-, ройства, .третий вход - с входом разрешения доступа к магистрали устройства, второй выход — c третьим входом буферного регистра данных, третьими входами регистра данных.и регистра адреса и с . вторым входом блока управления, четвертый вход — с первым выхоцом блока управления, второй выход которого соединен с четвертым входом регистра адреса, первый вход второго блока, дешифрации адреса соединен с вдресным входомВыходом устройства, второй Вход - -с вторым управляющим входом-выходом устройства, первый выход — c первым входом регистра прерываний, второй выход - с вторым входом, блока прерываний, выход которого соединен с вторым входом регистра прерываний, выход которого соединен с первым информационным входом-Выходом устройства, вход элемента

ИЛИ третий вход регистра состояний соединены с Входом запроса прерываний устройства, Выход элемента ИЛИ соединен с третьим Вхоцом блока прерываний, а Второй вход-выход буферного регистра данйь"х = Оеаинен с вторым информационным Входом-вы содом устройства.

Блок управления содержит четыре эпеь мента И-НЕ, генератор тактовых импульсов, два cgBHpaKïãõ регистра, четыре триггера, два элемента N, дэшчфратор, элемент ИЛИ и формирователь импульса, причем первые входы первых элементов

И и И-НЕ, первый Вход дешифратора, инфо мационный вход первого триггера и первый вход элементе ИЛИ Образуют первый: Вход блока, выход первого элемента И соединен с cHHKpoнизирующим входом первого триггера и с информа— пионным и установочным вхо.. ами второro триггера, синхронизирующкй вход ко. торого и синхронизирующие ВХОД11 первого и второго сдвигающих регистров соединены с Выходом генератора тактовых импульсов, первый и второй Выходы пер"o сдвигающего регистра соединены соответственно с управляющим вхоцом

Второго сцвигающего регистра и -. синхронизирующим входом третьего триггера, информационный Вход которого coBQHHBH с шиной нулевого потенциала, единичный устанОВОчный ВхОЦ с cHHxpDÁHçèp ющи4 входом четвертого триггера и с первым выходом второго сдвигающего регистра

35 . второй выход которого соединен с первым входом второго элемента И-НЕ, Выход которого соединен с вторым выходом бцока, Выход второго триггера соединен с первым входом третьего элемента I;-HE

20 и с единичным установочным входом четвертого триггера„выхоц которого сое . динен с первым входом четвертого эпмента И-HF, второй вход которого соединен с выходом третьего элемента И-НЕ, 25 второй Вход которого соединен с информационным Входом четвертого триггера и с выхоцом элемента ИЛИ, выхоц третьего триггера соединен с вторым входом де шифратора,, третий вход которого, вход

QQ фо р4 иро Ва те ля импульсов, вто рой вход второго элемента И-НЕ, второй вход элемента ИЛИ, выход первого триггера, первый ВХОД и выход Второго элемента И и четвертый вход дешиц:.ритора Образуют второй Вход-выход блока, выход четвертого элемента И-HE и Второй вход первого элемента И образуют первый входВы хО д б пО ка, иьфО рма д ИО нны и В хо д пе рВОгс сдвигающего регистра и второй вход первого элемента И-НЕ соединены с

Вторым Входом блока, третий выход Второго сдвигающего регистра соединен с первым выходом опока, Выход формирователя юлпупьсов, Выходы дешифратора, информационный вход второго сдвигающего регистра и инверсный вход второго элемента И образуют третий вход-выхоц блока, выход первого элемента И-HE соединен с нулевым установочным входом третьего триггера.

Блок прерываний содержит три триггера, два элемента ИЛИ, три элемента И, два элемента И-HE и элемент НЕ, причем вход установки В единичное состояние первого триггера соединен с Втсрым Вхо5.: АоМ блока, инфОрмационный ВхОд с шн ной чупевого потенциала, синхронизирую.щий Bxoq - с первым Входом блока и с

Входом установки В нулевое coc . oÿíèa

1051 826 б

S . второго триггера, прямой выход - с пер. ° выл входом первого элемента ИЛИ, а инверсный выход - с первым входом пер вого эпемента И, второй вход которого соединен с вторым входом первого элемента ИЛИ н с третьим входом блока, выход первого элемента ИЛИ соединен с первыми входами второго элемента И и первого эпемента И-НЕ и с вхойом установки в нулевое состояние третьего триггера, информационный вход которого соединен с выходом второго элемента

И-НЕ, инверсный выход - с первым вхо- дом второго эпемейта И-НЕ, а прямой выход - с первым входом третьего эпе- мента И и с информационным входом вакф рого триггера, синхронизируияций вход которого соединен с выходом aepsoro элемента И-НЕ, прямой выход - с вторыv ми входами третьего элемента- И и вто. рого элемента И-НЕ, а инверсный выход6 5i paM вкодом первого элемента ИНЕ, третий вход которого соединен с выходом второго элемента ИЛИ, выход третьего элемента И соединен через эпвмент HE с первым входом второго элемента ИЛИ, выходы первого и третьего элементов И образуют вы ход блока, второй вход второго элемента ИЛИ, выход эдемента НЕ, второй вход и выход второго элемента И и синхроиизирующий вход третьего триггера образуют входвыход блока.

Блок захвата магистрали содержит .триггер, два коммутатора и . два элемента И; причем синхронизирукхций вход триггера соединен с первым входом блока вход ycTamoaKH s единичное состоянивс четвертым эходом блока, информационный вход — с шиной нулевого потен пиала, а выход - с первым жопом пвр вого эпемента И,.второй вход которого соединен с вторым входом блока, а выь.; ход - с входом первого коммутатора и с первым входом второго элемента И, второй вход которого соединен с выходом второго коммутатора, выход второго впвмента И соединен с вторым выходом бпока, входы второго коммутатора соединены с третьим входом блока, а выха ды первого коммутатора соединены с первым выходом блока.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - 6 - функпнонадь ные скемы блока управления, блока прерываний, блока захвата магистрали, бу ферного регистра данных и регистра дан1 ных соответственно.

Устройство (фиг. 1) содержит первый бнок 1 дешифрации адреса, блок 2 прерь ; ваний, регистр 3 прерываний, буферный регистр 4 данных, регистр 5 даннь1х, 5 регистр 6 адреса, регистр 7 команд, ре.гистр 8 состояний, блок 9 управления, элемент ИЛИ 10, второй блок 11 дешнф рации адреса, бпок 12 захвата магистрапи, первый информационный вход-выход

1Э, адресный вход 14,. первый управпяк щий вход-выход 15, второй информацион ный вход-выход 16, адресный вход-выход

17, второй управляющий вход-выход 18, вход 19 запроса прерываний, выход 20 -запроса доступа к магистрали, вход 21 разрешения доступа к магистрали, шины

22-25 внутренних связей устройства.

Блок 9 управления (фиг. 2). содержит генератор 26 тактовых импульсов, сдвигающна регистры 27 и 28, второй, чэт вертый, третий и первый триггеры 2932, второй, третий, четвертый и первый элементы И-НЕ 33-36, элементы И 37 н 38, элемент ИЛИ 39, формирователь

40 импульсов и дешифратор 41.

Блок 2 прерываний (фиг. 3) содержит первый, третий и второй триггеры 42. 44, эпементъ ИЛИ 45 и 46, второй, первый и третий элементы И 47-49, ЗО элементы И-HE 50 и 51 и элемент

НЕ 52.

Блок захвата магистрали (фиг.4) содержит триггер 5З, эпементы И 54 и

55 и коммутаторы 56 и 57.

Буферный регистр (буфер) 4 (фиг.5) содержит эпеменття И 58 и 59, первую 60 и вторую 61 группы трекстабипьюих элементов -И.

Регистр 5 данных (фиг.6) содержит

40 регистры 62 и 63, первую 64 и вторую

65 группы трехстабидьных элементов И, епвменты И 66-68 и элемент ИЛИ 65.

Устройство работает спедуюнтам образоме

4S Процессор ОШ выставляет на вход 14 адрес А18 АО, в котором А18-АЭ определяют базовый адрес устройства, .А2обращение к внутренним регистрам устройства ипи обмен данными, Al A0 p код внутреннего регистра, на вход-выход .13 - apnble при выводе информации, а. на, вхоа-выход 15 - сигнал Ó1, определяющий при логической единице Ввод, а при нуле Вывод, сопровождая указанныв у сигналы сигналом СХЗ (синхронизация задатчика) но входу-выходу 15.

Блок 1 по сигналам Al8-АЭ формиру ет сигнал Выборка 1, определяющий

7 1051 обращение к устройству. Кроме того, бпок

1 по совокупности сигнапов СХЗ, У1, А2, А1 и АО вырабатывает сигнапы управления регистрами 5-8 и буфером 4 данных, обеспечивая занесение цаннь1х с входа-выхода 13 в указанные регистры ипи выдачу их содержимого на него, а также обеспечивает обмен данными между входами-выходами 13 и 16. В спучае обращения процессора ОШ к регистрам 10

5-8 выпопнение операции ввода-вывода определяется временем их срабатывания и поэтому выработка сигнапа СХИ (синхронизации испопнитепя), явпяющегося известитепьным сигнапом о том, что уст- 15 ройство произвепо действия по операции ввода-вывода, блоком 9 осуществпяется . по сигналу СХЗ с задержкой на время, опредепяемое срабатыванием регистров, Работа блока 9 происходит спецующим 20 образом.

Сигнап СХЗ с входа-выхода 15 и сиг, нап "Выборка l" .с бпока 1 по шине 23 поступают на входы эпемента И 37, выходным сигнапом которого триггер 32 25 устанавливается в, состояние, - соответствующее значению сигнала Уl,. а триггер

29 — в единичное. Затем на выходе эпемента И-НЕ 34 появпяется погический нупь, так как на вхоцах этого эпемента присутствуют единичные сигнапы с выхода триггера 29 и с выхода эпемента ИЛИ

39,- на вхоце которого присутствует сигнап А2 ипи сигнап Режим". Логический нупь с ablxona эпемента И-НЕ 34 поступает на эпемент И-НЕ 35, который формирует на своем выхоце погическую единицу, явпяющуюся сигнапом СХИ.

На этом цикл обращения процессора

ОЙ к устройству завершается..

Обмен цанными между процессором

ОШ и интерфейсом "Магистрапь" осуществляется в двух режимах.

В первом режиме обмен данными про исходит путем установпения логической связи щюце,ссора ОШ с интерфейсом "Naгистрапь" через буфер 4.

Во втором режиме процессор ОШ обмен данными осуществляет на уровне регистра

5„a пересыпка данных между устройством и интерфейсом Магистрапь происходит

50 без участия процессора ОШ.

Дпя управления работой устройства по обмену данными процессор ОШ засыпает в регистр 6 адрес устройства ичтерфелса 55

"Магистрапь, к которому будет производиться обращение, а в регистр 7 команду управления, опредепяющую с ка.:-ид устрой-

526 ством будет произвоциться обмен (устройством ввода-вывоца ипи запомчнающим устройством), в каком режиме (первом ипи втором) будет работать устройство, захват интерфейса "Магистрапь" на постоянно (запрос) ипи на время передачи одного спова и др.

Дпя выпопнения обмена по интерфейсу

"Магистрапь" выпопняется спедующая поспедоватепьность действий: захват магистрали, т.е. посыпка на выход 20 сиг напа запроса доступа к магистрапи (ЗДМ) и получение цо входу 21 сигнапа разрешения доступа к магистрапи (РДМ), выдача на вход.-выход l 7 адреса устройства, выдача на вход-выход 18 соответствующего сигнапа управпения (запись, чтение, выдача, прием) и ожидание выполнения обмена с адресуемым устройством, т.е, попучение по входу-выходу 18 сигнапа "Ответ".

Еспи в команде определен первый режим обмена,: то процессор ОШ не откпк чается от устройства до окончания про-. цесса обмена по интерфейсу Магистрапь".

Сигнал CXM в этом случае формируется поспе попучения сигнапа "Ответ".

B первом режиме по сигнапу "Режим, поступающему из регистра 7 по шине

22, разрешается работа буфера 4 и запре-. щается работа регистру 5, а бпок 9 переводится в соответствующий режим функционирования. Дпя осуществпения обмена процесеор ОШ выставляет на вход 14 адрес устройства с признаком обмена по интерфейсу "Магистрапь", сопровождая его по входу-выходу 15 сигналом СХЗ и выставпяет на вхоц-выход 15 сигнап

У1. В спучае вывода с интерфейса ОШ данные выдаются на вход-выход 13. При поступпении сигнапа СХЗ бпок l вырабатывает сигнап "Обмен" и сигнал Bl опредепяющий направпение обмена, значение которого при выводе данных равно логи-, ческой единице, а при вводе — погическому нупю. Сигнап Обмен" по шине 23 поступает на вход бпока 12 и устанавпивает триггер 53 в нулевое состояние, Логический нупь с выхода триггера 53 поступает на элемент И 54 и с его выхода через коммутатор 56 поступает на выход 20, как. сигнап ЗДМ. Сигнап РДМ, представпенный погической единицей на входе 21, через коммутатор 57 поступает на прямой вхоц эпемента И 55, на инверсном вхоце которого HpMKollHT нулевой сигнап с выхода эцемента И 54. В резупьтате на выходе эпемента И 55

526

10 мента И 54 появпяется логическая единица, в резупьтате чего на выхоце эпе-. мента И 55 появпяется погический нупь, по которому снимаются сигнапы Захват", и ЗДМ. Поспе этого буфер 4 и регистр

6 откпючаются от интерфейса "Магистрапь и сигнап Разрешение цоступа к магистр..пи снимается.

9 1 051 буцет погическая единица, явпяюшаяся известитепьным сигнапом "Захват" магистраа и и.

Сигнап "Захват" через второй выхоц бпока 12 по шине 24 поступает на входы буфера 4, регистра 6 и блока 9. По этому сигналу регистр 6 вьщает адрес на вход-выход 17, буфер 4 пропускает цан ные с входа-выхоца 13 íà вхоц-выход

16 при напичии на втором его входе сигм rÎ напа Вl, равного логической единице, и наоборот - при напичии на этом входе сигнапа Вl, равного погическому нулю, так как комбинация входных сигнапов (режим, захват и Bl) на вхоцах эпемен- 15 тов И 58 и 59 обеспечивает открывание групп 60 ипи 61 трехстабипьных эпементов.

В блоке 9 сигнал "Захват через информационный вход регистра 27 тактовым 20 . импупьсом генератора 26 продвигается к его выхоцам, затем с первого из них поступает на информационный вхоц сдвига-. юшего регистра 28, а с второго - на синхронизируюший вход триггера 31 и . переводит его в нупевое состояние. Сит нап с выхода триггера 31 поступает на первый вход дешифратора 41. В это вре-, мя на остапьных его вхоцах присутствуют сигнапы ЗУ/УВВ, выборка 1 и Уl. Дешифратор 41 по комбинации входных сиг напов выраоатывает сигнапы Запись либо Чтение", если обмен происходит с ЗУ ипи сигнапы Прием" пибо Выцача еспи обмен происходит. с устройством ввоца-вывода, и вьщает их íà ахоп-выход

-18. Устройство, с которым осушествпяется обмен, выпопнив операцию обмена, вырабатывает управпяюший сигнап Ответ, прецставпенный логическим нупем, кото- .

40 ,рый с входа-выхода 18 поступает на инверсный вход эпемента И 38. B случае осушествпения ввода информации триггер

32 установлен в единичное состояние и поэтому логическая ецинипа с его выхоца поступает на прямой вход эпемента И 38.

На выходе эпемента И 38 в атом спучае будет сформирован сигнап Занесение, который по шине 22 поступает на регистр

5 цпя приема цанных с входа-выхода 16.

Кроме того, сигнап Ответ поступает на информационный вход сцвигаюшего регистра 28 и поц цействием импупьсов с тактового генератора 26 появпяется иа первом, втором и третьем его выхоцах с запаздыванием на оцин, цва и три. такта соответственно. Сигнап с первого выхода регистра 28 устанавпивает триггер

31 в единичное состояние, а триггер 30в нупевое. Г1ри этом погическая ецинипа с выхоца триггера 31 бпокирует работу цешифратора 41, а погический нупь с выхоца триггера 30 приводит к появпению на выходе эпемента И HE 35 погической единишя, которая поступает на вхоц-выход 15 и явпяется сигнапом СХИ, свидетепьствуюшим о том, что обмен с ацресуемым устройством завершен. Ло этому сигнапу процессор снимает цанные с входа-выхода 13, ацрес — с входа 14 и управпяюшие сигналы - с вхоца-выхоца

15. Снятие сигнапа СХЗ приводит к.тому, что триггер 29 устанавпивается в нупевое состояние, а триггер 30 — в единичное. При этом на выходе эпемента

И-HE 35 появляется погический нупь, что соответствует снятию управпиюшего сигнапа СХИ.

Сигнап - погическая ецинииа с второго выхода регистра 28 поступает на вхоц элемента И-НЕ ЗЗ. На другой вход этого элемента с регистра 7 по шине

22 поступает сигнал "Инкремент ", который при обмене массивами информации прецставпен погической единицей, а при обмене сповом - погическим нупем. При наличии погической ецинипы на цругом входе эпемента И-HE 33 на его выхоце формируется сигнап Инкремент адреса который с выхода бпока 9 по пепи 25 поступает на вход регистра 6 ацреса и увепичивает его соцержимое на ецинииу.

При напичии логического нупя на другом входе эпемента И-HE 33 на его выходе формирования указанного сигнапа не произойдет и содержимое регистра 6 ацреса не изменится.

Сигнал с третьего выхода регистра

28 через первый выхоц бпока 9 поступает на бпок 12 и явпяется испопнитепьиой командой "Сброс захвата" магистрапи. .По нему триггер 53 устанавпивается в ециничное состояние, а на выхоце эпеНа этом процецура обмена сповом в первом режиме завершается.

В спучае обмена массивом из регистра 7 по шине 22 на вход бпока 12 может быть вэрецана команда Запрос пос.тоянный - погический нупь, которая

11 1Î51 через элемент И 54 и коммутатор 56 обеспечивает постоян! ый захват интерфейса Мегистрапь ° На втором выходе бпоке 12 s этом случае постоянно присутствует сигнап Захват" и поэтому пуск бцока 9 не обмен с интерфейсом

"Магистраль производится сигнапом

"Обмен через его вход и эцемент И 36 . путем установки триггера 31 в нупевое состоя иие по установочному входу, 1О

Во втором режиме обмена устройство Функционирует анапогнчным образом за искпючением того, что сигнал Режим, поступающий с регистра 7. по шине 22, разрешает работу регистра 5 и разрешает g формирование в бпоке 9 сигнапа СХИ по сигналу СХЗ, что позвопяет процессору ОШ осуществпять обмен не уровне регистров устройства.

Регистр 5 в этом режиме работает 20 таким образом.

Сигнал вбежим" поступает на первые входы эпементов И 66 - 68, разрешая управпение группами 64 и 65 трехстабипьных эпементов и формирование сиг- д непа Готов на первом. входе-выходе, При этом нри напичии В1 на втором входе эпемента И 66 rpyrma 65 разрешает выдачу содержимого регистра 63 на входвыход 13, а при напичии сигнапе "Захват и сигнапа У2, поступающих на вторбй и третий входы эпемента И 67, разрршается выдача содержимого регистра

62 через группу 64 и формирование сигнаца Готовность" на входе-выходе 16;

По сигнапу "Занесение с блока 9, посту35 . пающему по шине 22, осуществпяется занесение информации с входе-выхода в регистр 63 и происходит формирование эпементеми И 68и ИЛИ 69 сигнапа Готов, который задним фронтом устанев пивает в единичное состояние один из битов регистра 8 состояния, Синхронизация обмена осуществпяется путем анализа процессором ОШ состояния регистра .

8, дпя чего перед каждым цикпом обмена осуществляется его чтение.

При запросе связи со стороны нижнего яруса ипи покапьной подсистемы запрос осуществляется активным эпементом, В этом случае активный эпемеит цроизво- 5@ . дит обращение по входу-выходу 17 устройства. Сигнал адреса с входа-выхода

17 поступает на вход блоке 11Д где он декодируется и при напичии на другом его входе управпяющего сигнапа Выдаче йоступакяцего с входа-выхода 18, бпок

11 формирует вектор прерывания и сигнап "Выборка И . Вектор прерывания с

526 12 первого выходе бпоке 11 поступает не второй вход регистра 3 и фиксируется в нем. Сигнап Выборка II с второго выхоца блока 11 по шине 26 поступает пе второй вход блока 2 прерываний и с н:.:.о не единичный установочный вход трнг;ера 42. Не выходе триггере 42 появпяется погичэская единица, явпяющеяся сигнапом Запрос прерывания", который через эпемент ИЛИ. 45 н элемент

И 47, при пупе на его инверсном входе, поступает на вход-выход 15. В ответ на это процессор ОШ выдает на входвыход 15 с"п.нап "Разрешение прерыве ния" - погическую .единицу, которая поступает не инверсный вход элемента

И 47, поспе чего погическая единипа на его выходе сМеняется нупем, что соответствует снятию сигнапе Запрос преры-. вания". Оцновременно с этим сигнап

"Разрешение прерывания постутиет на синхронизирующий вход триггера 43, а поскопьку на его информационном вхоце уже присутствует логическая единица с выходе эпемента И-HE 51, «о он rrepezoдится в ециничное состояние, и сигнап с его выхода поступает на информационный вход триггера 44 и на вход эпемента И 49.

B момент, когда утфавляющие сигнапы СХИ и Занято" на входах эпемента

ИЛИ 46 соответствуют погическим нупям) Логическая единице с Выхода эпемен » та И 50 поступает на с "нх-«очкзирующий вход триггера 44 и он.переходит в единичное состояние. Единица cвыхо:да триг гера 44, явпяющаяся сигнапом ПВБ (подтверждение выборки) через вход-выход бцока 2 поступает на вход-выход 15 н на один из входов элемента И 49, на втором входе которого уже присутствует единица с выхода триггера 43. На выходе эпемента И 49 появпяется ногическая единица, явпяющаяся сигнапом "Вектор прерывания 1". Этот сигнап поступает на выход бпока 2, в резупьтате чего содержимое регистра 3 проходит не вход-выход 13, вызывая прерывающую программу.

Одновременно с управпяющим сигналом "Вектор прерывания 1" бпок 2 посредством эцемента HE 52 формирует сигнап Занято", который поступает. на вход выход 15 и свидетепьствует о том, что устройство заняпо интерфейс ОШ.

В программе обработки прерываний- про-. цессор записывает в регистр 7 команду

"Сброс" прерывания. В атом спучае сигнап Сброс с выхоца регистра 7 по ши1З 1 051 не 22 через первый вход бпока 2 поступает на синхронизируюший вход триггера

42 и нупевой установочный вход триггера 44, устанавливая бпок 2 в исхоцное состоя ние. 5

В интерфейсе Магистраль" дпя осушествпения запросов связи (ЗПР) имеется радиапьная магистраль. В спучае запроса связи на обмен от пассивных эпементов с координатором соответствуюшая рациапь 10 вызывает прерывание процессора ОШ. При этом активный эпемент интерфейса "Ма» гистрапь" на данный запрос не реагирует, Сигнап ЗПР .некоторого прерывания с входа 19 поступает на третий вход ре-. 15 гнстра 8 состояний и через эпемент

ИЛИ 10 на третий вход бпока 2. В бпоке 2 сигнап 311Р через соответствук шнй вход эпемента ИЛИ 45 запускает формырование и обработку прерывания анапогично прерыванию от активного устройства. Сигнап ЗПР по