Устройство для контроля полупроводниковой памяти

Устройство для контроля полупроводниковой памяти

Иллюстрации

Показать все

Реферат

 

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОЛУПРОВОДНИКОВОП ПАМЯТИ; содержащее синхронизатор, блок управления, первый счетчик адреса, формирователь тестовых сигналов, ко№лутаторы , блок сравнения и блок сопряжения уровней напряжения, первый вход которого подключен к первому выходу синхронизатора, входы которого соединены с одними из выходов блока управления , а второй выход подключен к первому входу первого счетчика адреса, один из выходов которого соединен с первыми входами первого коммутатора и формирователя тестовых сигнгшов, первый выход которого подключен к второму входу первого счетчика адреса, а второй и третий выходы подключены соответственно к второму и третьему входам первого коммутатора, четвертый вход-которого м третий вход первого счетчика адреса соединены с выходом блока сравнения, причем четвертый выход формирователя тестовых сигнашов подключен к информационным входам второго и третьего коммутаторов, второй и третий входы блока сопряжения уровней напряжения соединены соответственно с выходом второго коммутатора, выходом третьего коммутатора и первым входом блока сравнения, второй вход которого подключен к первому выходу блока сопряжения уровней напряжения, второй выход которого является контрольным выходом устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены четвертый коммутатор, второй счетчик адреса, блок задания тестов и регистр адреса ошибки, одни из входов которого соединены с выходами первого коммутатора и с одними из выходов второго счетчика адреса, один из входов которого и первый вход блока задания тестов подключены к другим выходам блока управ (Л ления, другие входы регистра адреса ошибки соединены соответственно с вторым входом блока задания тестов , выходом синхронизатора и с выходом блока сравнения и третьим входом блока задания тестов, четвертый вход которого и четвертый вход блока сопряжения уровней напряжения подключены к другому высд ходу второго счетчика адреса, tHffi4 другие входы которого соединесд ны соответственно с первым и вторым выходами блока задания тес00 тов и с выходом четвертого коммутаО1 тора, вторым входом формирователя тестовых сигналов и пятым входом блока задания тестов, шестой вход и третий выход которого подключены соответственно к пятому выходу и к третьему входу формирователя тестовых сигналов, четвертый вход которого и управляющие входы второго и третьего коммутаторов соединены с четвертым выходом блока задания тестов , пятый выход которого подключен к четвертому входу первого счетчика адреса и пятому входу блока сопряжения уровней напряжения, шестой вход и третий выход которого соединены

СОЮЗ СОВЕТСКИХ.

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ l

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ (21) 3463845/18-24 (22) 05.07.82 (46) 30.10. 83. Бюл. Р 40 (72) Н.й. Мыльникова, О.П. Смалий и Э.И. Снитконский (71) Научно-исследовательский институт упранляющих вычислительных машин (53) 681. 327(088.8) (56 ) 1. Авторское свидетельство СССР

9 767846, кл. G 11 С 29/00, 1979.

2. Руководстно по эксплуатации

ЭВ2.702.234 РЭ. Сер. 13, информационный лист ВЦНТИ 9 80-25, 1979 (прототип). (54) (57) 1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

ПОЛУПРОВОДНИКОВОЙ ПАМЯТИ, содержащее синхронизатор, блок упранления, первый счетчик адреса, формирователь тестовых сигналов, коммутаторы, блок сравнения и блок сопряжения уровней напряжения, первый вход которого подключен к первому выходу синхронизатора, входы которого соединены с одними иэ выходов блока управления, а второй выход подключен к первому входу первого счетчика адреса, один иэ выходов которого соединен с первыми входами первого коммутатора и формирователя тестовых сигналов, первый выход которого подключен к второму входу первого счетчика адреса, а второй и третий выходы подключены соответственно к второму и третьему входам первого коммутатора, четвертый вход. которого и третий вход первого счетчика адреса соединены с выходом блока сравнения, причем четвертый выход формирователя тестовых сигналов подключен к информационным входам второго и третьего коммутаторов, второй и третий входы блока сопря-: жения уровней напряжения соединены соответственно с выходом второго коммутатора, выходом третьего

„„Su„„1051585 A коммутатора и первым входом блока сравнения, второй вход которого подключен к первому выходу блока сопряжения уровней напряжения, второй выход которого является контрольным выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены четвертый коммутатор, второй счетчик адреса, блок задания тестов и регистр адреса ошибки, одни из нхо - дон которого соединены с выходами первого коммутатора и с одними из выходов второго счетчика адреса, один из входов которого и первый вход блока задания тестов подключены к другим выходам блока управления, другие входы регистра адреса ошибки соединены соответственно с вторым входом блока задания тестов, выходом синхронизатора и с выходом блока сравнения и третьим входом блока задания тестов, четнертый вход которого и четвертый вход блока сопряжения уровней напряжения подключены к другому выходу второго счетчика адреса, другие входы которого соединены соответственно с первым и вторым выходами блока задания тестов и с ныходом четнертого коммутатора, вторым входом формирователя тестовых сигналов и пятым входом блока задания тестов, шестой вход и третий выход которого подключены соответственно к пятому выходу и к третьему входу формирователя тестовых сигналов, четвертый вход которого и управляющие входы второго и третьего коммутаторов соединены с четвертым выходом блока задания тестов, пятый выход которого подключен к четвертому входу первого счетчика адреса и пятому входу блока сопряжения уровней напряжения, шестой вход и третий ныход которого соединены

1051585 сОотнетстненно с выходами регистра адреса ошибки и .первого комет атора и с управляющим входом четвертого кОммутатора, информационные входы которого подключены к друтум выходам первого счетчика адреса.

2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок задания тестов содержит регистр сдвига, т1зиггер, элементы И, элементы 2ИИЛИ-НЕ, элемент И-НЕ, элементы НЕ н группу элементов И-НЕ, причем одни из информационных входов регистра сдвига соединены соответственно с выходом перного элемента И,и входом пЕрвого элемента НЕ и с выходом первого элемента НЕ, другие информацион.

We входы подключены к шине нуленого потенциала, тактовый вход регистра сдвига соединен с выходом первого элемента 2И-ИЛИ-НЕ, а выходы подключены к первым входам элементов

ИНЕ группы, выходы которых соедине-, ны с входами элемента И-НЕ, выход которого подключен к первому входу второго элемента И, входу второго элемента НЕ и первому входу первого элемента 2И-ИЛИ-НЕ, второй вход которого соединен с выходом вто рого элемента НЕ, а третий вход подключен к первым входам второго и

Изобретение относится к вычислительной технике, в час ности к запоминающим устройствам.

Известно устройство для контроля полупроводниковой памяти, содержащее 5 счетчик адреса, имитаторы ввода начального адреса и количества адресов, блок сравнения адреса, блок управления кодом числа, койтрольный регистр числа, блок сравнения чисел, формирователь кода числа, счетчик циклов, блок сравнения циклов, коммутаторы числа и адреса 1 g.

Недостатками устройства являются большие аппаратурные затраты дпя управления адресом, низкое быстродействие и недостаточное количество тестовых программ.

Наиболее близким по технической сущности к предлагаемому является устройство для контроля полупроводниковой памяти, содержащее синхронизатор, первый выход которого соединен со счетным выходом счетчика адреса, первый выход. счетчика ад рееа соединен с входом счетчика циклоа, выходы которого соединены с первыми входами блока формирования. тестов, вторые входы которого соедииетретьего элементов 2И-ИЛИ-НЕ, второй и третий входы второго элемента 2И-ИЛИ-НЕ соединены с одним из

1 выходов регистра сдвига, четвертый вход подключен к выходу одного из элементон И-НЕ группы, а выход— к первому входу первого элемента И, второй вход третьего элемента

2И-ИЛИ-НЕ соединен с прямым выходом триггера, а третий вход - с к4версным выходом и входом сброса триггера, установочный вход которого подключен к выходу третьего элемента

2И-ИЛИ-НЕ, второй вход второго элемэнта И соединен с выходом другого элемента И-НЕ группы, вторые входи элементов И-НЕ группы объединены и являются первым входом блока, входами которого с второго по шестой являются четвертый вход ервого элемента 2И-ИЛИ-НЕ, установочный вход регистра сдвига, второй вход первого элемента И, четвертый нход третьего элемента 2И-ИЛИ-НЕ и . третий вход первого элемента 2ИИЛИ-НЕ соответственно, выходы второго элемента И и второго элемейта 2Н-ИЛИ-НЕ, прямой выход .триггЕра, выходы элементов И-НЕ группы и выход элемента И-НЕ являются выходами блока.

I ны с вторыми выходами счетчика адреса, а выходы - с первыми входамн бло ка контроля информационного слова и блока связи с памятью, выходы которого соединены с вторыми входами блока контроля информационного слова, третьи входы которого соединены с вторыми входами блока связи с памятью и вторыми выходами синхронизатора, первые входы которого соединены с выходами пульта управления, а второй вход — с выходами блока контроля информационного слова P2 ).

Недостатки известного устройства - сложность перестройки при проверке устройстна памяти, различающихся емкостью применяемых н них микросхем путем, смены соединительных колодок для конкретного типа ОЗУ, и отсутствие возможности автоматичес» кой смены набора тестовых программ и фона, так как каждая тестовая программа и фон устанавлйнаются автономно в блоке управления, что усложняет работу оператора и снижает быстродействие устройства.

Цель изобретения — повышение быстродействия устройства, а также повышение достоверности контроля.

1051588

Поставленная цель достигается тем, что в устройство для контроля полупроводниковой памяти, содержащее синхронизатор, блок управления, первый счетчик адреса, формирователь тестовых сигналов, ко у 5 таторы, блок сравнения и блок сопряжения уровней напряжения, первый вход которого подключен к первому выходу синхронизатора, входы которого соединены с одними из выходов 10 блока управления, а второй выход подключен к первому входу счетчика адреса, один из выходов которого соединен с первыми входами первого коммутатора и формирователя тестовых 15 сигналов, первый выход которого подключен к второму входу первого счетчика адреса, а второй и третий выходы подключены соответственно к второму и третьему входам первого 2О коммутатора, четвертый вход которого и третий вход первого счетчика адреса соединены с выходом блока сравнения, причем четвертый выход форми-рователя тестовых сигналов подключен к информационным входам второго и третьего коммутаторов, второй и третий входы блока сопряжения уровней напряжения соединены соответственно с выходом второго коммутатора, выходом третьего коммутатора и первым входом блока сравнения, второй вход которого подключен к первому выходу блока сопряжения уровней напряжения, второй выход которого является контрольным выходом устройства, введены четвертый коммутатор, второй счетчик адреса, блок задания тестов и регистр адреса ошибки, одни из входов которого соединены с выходами первого ком- 40 мутатора и с одними из выходов второго счетчика адреса, одни из входов которого и первый вход блока задания тестов подключены к другим выходам блока управления., другие 45 входы регистра адреса ошибки соединены соответственно с вторым входом блока задания тестов, выходом синхронизатора, выходом блока сравнения и третьим входом блока задания тестов, четвертый вход которого и четвертый вход блока сопряжения уровней напряжения подключены к другому выходу второго счетчика адреса, другие входы которого соединены соответственно с первым и

55 вторым выходами блока задания тестов и с выходом четвертого коммутатора, вторым входом формирователя тестовых сигналов и пятым входом блока задания тестов, шестой вход 60 и третий выход которого подключены соответственно -к пятому выходу и к третьему входу формирователя тестовых сигналов, четвертый вход которо. го и управляющие входы второго и 65 третьего коммутаторов соединены с четвертым выходом блока задания тес. тов, пятый выход которого подключен к четвертому входу первого счетчика адреса и пятому. входу блока сопряжения уровней напряжения, шестой вход и третий выход которого соединены соответственно с выходами регистра адреса ошибки и первого коммутатора и с управляющим входом четвертого коммутатора, информационные входы которого подключены к другим выходам первого счетчика адреса, а также тем, что блок задания тестов содержит регистр сдвига, триггер, элементы И> элементы 2И-ИЛИ-НЕ, элемент И-НЕ, элементы НЕ и группу элементов И-НЕ, причем одни из информационных входов регистра сдвига соединены соответственно с выходом первого элемента И, входом первого элемента НЕ и с выходом первого элемента НЕ, другие информационные входы подключены к шине нулевого потенциала, тактовый вход регистра сдвига соединен с выходом первого элемента 2И-ИЛИ-НЕ, а выходы подключены к первым входам элементов И-НЕ группы, выходы которых соединены с входами элемента

И-НЕ, выход которого подключен к первому входу второго элемента И, входу второго элемента НЕ и первому входу первого элемента 2И-ИЛИ-НЕ, второй вход которого соединен с выходом второго элемента НЕ, а третий вход подключен к первым входам второго и третьего элементов 2И-ИЛИНЕ, второй и третий входы второго элемента 2И-ИЛИ-НЕ соединены с одним из выходов регистра сдвига, четвертый вход подключен к выходу одного из элементов И-НЕ группы, а выход — к первому входу первого элемен. та И, второй вход третьего элемента

2И-ИЛИ-НЕ соединен с прямым выходом триггера, а третий вход — с инверсным выходом и входом сброса .триггера, установочный вход которого подключен к выходу третьего элемента 2И-ИЛИ-НЕ, второй вход второго элемента И соединен с выходом другого элемента И-НЕ группы, вторые входы элементов И-НЕ группы объединены и являются первым входом блока, входами которого с второго по шестой являются четвертый вход первого элемента 2И-ИЛИ-НЕ, установочный вход регистра сдвига, второй вход первого элемента И, четвертый вход третьего элемента 2И-ИЛИ-НЕ и третий вход первого элемента 2И-ИЛИ.

НЕ соответственно, выходы второго элемента И и второго элемента 2ИИЛИ-НЕ, прямой выход триггера, выходы элементов И-НЕ группы и выход элемента И-НЕ являются выходами блока.

1051585

На Фиг. 1 представлена Функциональная схема предлагаемого устройства; на фиг. 2 - то же, блок задания .тестов;на фиг. 3 - то же, блок управления на Фиг. 4 - тр же, второй счетчик адреса.

Устройство содержит (Фиг. 1.) синхронизатор 1, блок 2 управления, блок 3 задания тестов, первый ечетчик 4 адреса, первый коммута тор 5, второй счетчик б адреса, форяврователь 7 тестовых сигналов, блок 8 сопряжения уровней напряжения, регистр 9 адреса ошибки, второй 10 и третий 11 коммутаторы, блок 12 сравнения и четвертый коммутатор 13 и контролируеьый блок полупроводниковой памяти 14.

На фиг, 1 обозначены выходывходы 15-19 блока управления, входы-выходы с второго по шестой

20-24 и выходы-входы с первого по пятый 25-29 блока задания тестов, выход 30„ управляющий вход 31, инФормационный вход 32 четвертого ком,мутатора и выход 33 устройства.

БЛок задания тестов содержит (Фиг. 2) регистр 34 сдвига, первый

35 н второй 36 элементы И, первый

37 и второй 38 элементы НЕ, первый

39, второй 40 и третий 41 элементы

2И-ИЛИ-НЕ, триггер 42, элементы

И-НЕ 43„-43, Число р которых равно числу задаваемых устройством тестов, и элемент И-НЕ 44.

Блок управления содержит (фиг. 3) переключатели 45-49. Вход 50 блока управления предназначен для подачи сигнала логической единицы.

Второй счетчик адреса содержит (фиг. 4) элемент 2И-ИЛИ-НЕ 51, элемент И 52, причем каждый разряд второго счетчика состоит из триггера

53, элементов ИЛИ 54 и 55, элемента НЕ 56 и элемента И 57. Число разрядов счетчика 6 определяется емкостью проверяемой памяти 14, а число разрядов счетчика 4 — максимальной емкостью микросхем памяти.

Коммутатор 5 и регистр 9 адреса ошибки построены на элементах с третьим состоянием, т.е. элементах, которые по управляющему входному сигналу переходят в состояние высокого выходного сопротивления (третье состояние) независимо от состояния информационных входов.

, УстройСтво работает следующим

oeipaaoM.

При включении питания устанавливаются в исходное состояние (нулевое) счетчики 4.и 6 (фиг.1), блок 3, формирователь 7 и блок 12. По сигналам с блока 2 устанавливается час тота обращения к проверяемому уст. ройству ио выходу 15, объем проверяемого устройства по цепям 17 и

18, режим проверки по цепи 19. По

10 сигналу Пуск с выхода 16 блока 2 включается синхронизатор 1, по выходу которого поступает счетный сигнал с периодом, равным циклу о6ращения к контролируемому блоку.

Проверяемая оперативная память 14 може быть выполнена на полупроводниковых интегральных микросхемах памяти различной емкости. В связи с этим адрес памяти 14 формируется двумя счетчиками: счетчиком 4, формирующим адрес микросхемы, и счетчиком б, определяющим номер микросхемы s памяти 14. Управление счетчиком б осуществляется через коммутатор 13, Счетчик 4 изменяет свое состояние по счетному сигналу, поступающему с выхода 20 синхронизатора 1, от нулевого до максимального, вырабатывая .при этом сигналы переносов, соответствующие емкости применяемых в памяти 14 микросхем памяти.

На информационные входы 32 коммутатора 13 поступают сигналы переносов с выходом счетчика 4, а на управляющий вход 31 — сигналы с выхо|да блока 8, которые разрешают передачу на выход 30 сигнала переноса, который управляет работой счетчика б, !

При. наличии единичного уровня напряжения на входе 18 каждый разряд счетчика 6 работает в счетном режиме независимо от сигнала на входе 17 (фиг. 4). Частота сигнала, поступающего на тактовый вход триггеров 53 с выхода элемента 2И-ИЛИ-НЕ 51, определяется частотой разрешающих сигналов на входах 25 и 26.

При наличии нулевого уровня напря жения на входе 18 триггер 53 данно40 го разряда исключается из счетного режима, его состояние определяется сигналом на входе 17, выход триггера 53 блокируется элементом И 57 и сигнал переноса на выходе 22

45 формируется триггерами 53 других разрядов, неисключенными из счетного режима. При исключении из счетного режима всех разрядов счетчика б обращение осуществляется к одной микросхеме памяти 14, определяемой состоянием триггеров 53 счетчика б °

Такое управление счетчиками 4 н б позволяет легко устанавливать объем проверяемой памяти 14, которая проверяется с помощью тестовых последовательностей либо по полному объему памяти (адресный тест, бег 1(0) по разрядам информационного слова), либо в объеме микросхемы памяти — тесты полупроводниковых микросхем памяти, которые могут быть типа и (где n - число разрядов микросхемы памяти 14, например "Марш" ), либо типа п (например, "Галоп" ).

Нри выполнении тестов по полному б5 объему проверяемой памяти 14 счетчи

1051585 ки 4 и 6 связаны сквозным переносом, при выполнении тестов полупроводниковых микросхем памяти перенос на счетчик 6 поступает после прохождения теста в пределах емкости микросхемы памяти.

В исходном состоянии блока 3 на первом выходе регистра 34 (фиг. 2) высокий уровень напряжения, на ос .тальных — низкий. Высокий уровень напряжения передвигается с одного выхода регистра 34 на другой по сигналу, поступающему на тактовый .вход регистра 34 с выхода элемента

2И-ИЛИ-HE 39. На вторые входы эле,ментов И-НЕ 43<-43р по входу 19 поступают разрешающие или запрещающие сигналы с выхода блока 2. При совпадении единичного сигнала йа вы. ходе регистра 34 с разрешающим . сигналом на выходе одного из элементов И-НЕ 43 -43 появляется сигнал, поступающий с выхода 28 на вход формирователя 7, который разрешает выполнение данного теста.

Сигнал на выходе элемента И-НЕ 44 управляет прохождение сигнала на тактовый вход регистра 34. При появлении сигнала на выходе одного из элементов И-HE 43„-43Р, разрешающем выполнение выбранйого теста, сигнал, на выходе элемента И-НЕ 44 пропускает с входа 24 сигнал "Конец теста" (КТ ) c выхода формирователя 7.

По сигналу KT единичный .сигнал пере..двигается на следующий выход регистра 34. Если при этом единичный сигнал на выходе регистра 34

1 совпадает с запрещающим уровнем напряжения, то на выходе элемента

И-.НЕ 44 появляется инверсный сигнал, по которому на тактовый вход регистра 34,проходит счетный сигнал по входу 20 с первого выхода синхронизатора 1. Через цикл обращения к проверяемой памяти 14 единичный сигнал переходит на следующий выход регистра 34. Инверсный сигнал с выхода 29 блокирует счетный сигнал на входе счетчика 4 и обращение к памяти 14 на входе 29 блока 8.

Таким образом, если единичный сигнал на одном иэ выходов регистра 34 совпадает с разрешающим уровнем напряжения, поступающим по входу

19, сдвиг регистра 34 выполняется по сигналу КТ, если не совпадает счетным сигналом с входа 20. Сигнал с первого выхода регистра 34 включает выполнение теста по полному объему памяти, при этом сигнал с выхода 25 разрешает сквозной перенос на счетчик 6. Сигналы на остальных выходах регистра 34 включают выполнение тестов для контроля каждой из полупроводниковых микросхем памяти.

40 1 следующего теста.

45 симости от алгоритма выполняемого теста проходит прямой или инверсный адрес, поступающий на информационные входы коммутатора 5 с вто50, рого выхода счетчика 4, либо фоновый или тестовый адрес, поступающий на информационные входы коммутатора 5 с выхода формирователя 7.

&О входы коммутаторов 10 и 11 поступа&5

При появлении единичного сигнал на последнем выходе регистра 34 на выходе 26 формируется сигнал либо по сигналу КТ, поступающему на вход 24, если данный тест включен, либо при его запрещении по совпадению единичных сигналов на других входах элемента 2И-ИЛИ-НЕ-40. Сигнал с выхода 26 поступает на вход счет,чика 6 и разрешает прохо:бдение. сигнала переноса после выполнения всех тестов в пределах одной микросхемою памяти. При этом единичный сигнал появляется на втором выходе регистра 34 и все тесты выполняются в объеме следующей микросхемою памяти.

При заполнении счетчика 6 вырабатывается сигнал переноса, поступающий на выход 22. Совпадение сигнала на выходе 22 с сигналом на выходе 26 блока 3 означает конец проверки, при этом единичный сигнал появляется на первом выходе регистра 34 и процесс проверки повторяется.

Выполнение теста для каждой полупроводниковой микросхемы памяти начинается с записи фона в объеме данной мискросхемы. Триггер 42 перед пуском установлен в нулевое состояие, что соответствует разрешению записи фона. Сигнал с выхода 27 пос"упает на вход формирователя 7. .:,зи поступлении сигнала переноса на вход 23 триггера 42 переключается в противоположное состояние, что соответствует разрешению выполнения собственно тестовой программы. По сигналу КТ на входе 24 триггер 42 вновь переключается в нулевое состояние, разрешая запись фона

Таким образом, блок 3 позволяет легко управлять тестовыми программами. На управляющие входы коммутатора 5 поступают сигналы с выхода формирователя 7, причем в эавиВ зависимости от алгоритма выполнения теста с выхода формирователя 7 поступает сигнал, блокирующий счетный сигнал в счетчике 4.

На информационные входы коммутаторов 10 и 11 поступают с выхода формирователя 7 код операции и информационное слово. На управляющие юи сигналы разрешение выполнения определенного теста. Сигналы с выходов коммутаторов 10 и 11 чере,".

1051585 блок 8 поступают на проверяемую память 14.

В блоке 12 выполняется сравнение считанной иэ памяти 14 информации с контрольной.

Тесты для проверки полупроводниковой памяти эффективны при максимальном быстродействии. Задержка сравнения в блоке 12 может либо увеличить цикл обращения к проверяемой памяти 14, либо остановить уст- 10 ройство по неправильному адресу.

Для увеличения быстродействия введен регистр 9. По одному и тому же счетному сигналу в коммутаторе 5 формируется следующий адрес, в регистре 9 запоминается предыдущий.

При отсутствии ошибки выход регистра 9 блокируется и на проверяемую память 14 поступает адрес с выхода коммутатора 5.

Параллельно с обращением по следующему адресу в блоке 12 осуществляется оценка информации, полученной по предйюдущему адресу. При несов; падении блок 12 вырабатывает сигнал ошибки, который блокирует счетный сигнал в счетчике 4, переводит в блоке 3 регистр 34 по входу 21 в состояние хранения, по этому же сигналу коммутатор 5 переводится в третье состояние (блокируется), а регистр 9 — в рабочее. Происходит остановка по адресу с ошибкой, по которому синхронизатор 1 посылает необходимые сигналы временной диаграммы. На блоке сигнализации (не показан) высвечиваются адрес ошибки, режим проверки, разряды информационного слова н оператор по сигнализации оценивает характер ошибки.

Технико-экономическое преимущество предлагаемого устройства заключается в более высоком по сравнению с прототипом быстродействии, а также B том, что оно обеспечивает автоматическую перестройку для проверки микросхем памяти различной емкости.

Фий 3

<рог. 2

1 !

1 (I .!

I

ВНИИПИ Эакаэ 8676/51 ТИраж 594 Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4