Множительное устройство

Множительное устройство

Иллюстрации

Показать все

Реферат

 

МНОЖИТЕЛЬНОЕ УСТРОЙСТВО, .; содержащее и -разрядный регистр множителя (И -разрядность десятичных сомножителей) , (и -1)-разрядный регистр множимого со схемой удвоения, блок суммирования, выход которого является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит MaTjiHцу из(и t () ttузлов тетрадного умножения , 2 И узлов тетрадного суммирования , 2 d буферных регистров, 2 И коммут.аторов и 2tiузлов преобразования двоичного кода в десятичный, причем первые входы узлов тетрадного умножения матрицы соединены с выходами соответствующих тетрад регистра множимого , а вторые входы - с выходами младних разрядов соответствующих регистра множителя, входы узлов тетрадного суммирования соединены с (Л выходами соответствующих буферных регистров и узлов тетрадного умножения , а выходы соединены с входами соответствующих буферных регистров и узлов преобразования двоичного кода в десятичный, а также с первыми входами соответствующих коммутаторов, выходы узлов преобразования двоично- : го кода в десятичный соединены с втосд рыми входагли соответствующих коммутаторов , выходы которых соединены с оо равновесовыми входами блока суммирования , управляющие входы коммутаторов и блока cy лмиpoвaния, а также первый управляющий вход регистра множимого 1 , соединены с входом режима работы устройства , управляющие входы буферных регистров и реги.стра множителя, а также второй управляющий вход регистра множимого соединены с входом синхронизации устройства.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

У50 6 06 < 7/52

ГосудАРстненный номитет сссР пО делАм изОБРетений и ОтнРытий (21) 3455561/18-24 (22) 21.06.82 (46) 07.11.83. Бюл. Р 41

{72) Г.П.Лопато и A.A.Øocòàê (71) Минский радиотехнический институт (53) 681. 325 (088. 8) (56) 1. Бут Э. и Бут К. автоматические цифровые машины. N., ГИФМЛ, 1959, с. 74-75.

2. Прангишвили И.B. и др. МикроэлекТроника и однородные структуры дпя построения логических и вычислительных устройств. M. "Наука", 196 7, с. 180.

3. Дроздов Е.A. и др. Электронные вычислительные машины единой системы.

М., "Машиностроение", 1981, с.110-118

4. Поснов Н.Н. Метод -десятичного умножения с последовательной, заготовкой кратных множимого.-"Весц

AH БССР. Сер. физико-техн. наук", 1964, Р 2, с,12-15 (прототип).

5. Голышев Л.К. Структурная. теория цифровых машин. М., "Энергия", 1971, с. 239-241 и 285-286, 6. Овчинников В.В. и др. Проектирование быстродействующих микроэлектронных цифровых устройств. М., "Советское.:. радио", 1975, с. 72-75.

7. Справочник по интегральным микросхемам. Под ред. Б.В.Тарабрина, .М., "Энергия", 1980, с,160-161.

8, Авторское свидетельство СССР

Р 703808, кл. 5 06 7/38, 19?7. (54) (57) МНОЖИТБЛЬНОЕ УСТРОЙСТВО, .; содержащее и -разрядный регистр множителя (и -разрядность десятичных сомножителей), (и w r)-разрядный регистр множимого со схемой удвоения, блок суммирования, выход которого является выходом устройства, о т л и ч а ю щ ее с я тем, что, с целью повышения быстродействия, оно содержит матрицу n (Yl « ) п узлов тетрадного умножения, 2 и узлов тетрадного суммирования, 2 и буферных регистров, 2й коммутаторов и 2иузлов преобразования двоичного кода в десятичный, причем первые входы узлов тетрадного умножения матрицы соединены с выходами соответствующих тетрад регистра множимого, а вторые входы — с выходами младших разрядов соответствующих тет- рад регистра множителя, входы узлов З тетрадного суммирования соединены с д выходами соответствующих буферных регистров и узлов тетрадного умноже- уюта ния, а выходы соединены с входами соответствующих буферных регистров и узлов преобразования двоичного кода в десятичный, а также с первыми входами соответствующих коммутаторов, выходы узлов преобразования двоичного кода в десятичный соединены с вто-.(р ) рыми входами соответствующих коммута- ©д торов, выходы которых соединены с равновесовыми входами блока суммиро- М вания; управляющие входы коммутаторов,®» и блока суммирования, а также первый управляющий вход регистра множимого соединены с входом режима работы уст-, фф ройства, управляющие входы буферных регистров и регистра множителя, а также второй управляющий вход регистра множимого соединены с входом,ф3@ синхронизации устройства.

1053104

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств для умножения чисел, представленных в двоично-десятичной системе счисления.

Известно множительное устройство, содержащее накопитель (блок формирования произведения) и осуществляющее умножение множимого Х на множитель

« = «д „, у,, причем в предварительно очищенйый накопитель множимоех прибавляется Ц, раз, затем оно сдвигается влево на один разряд и вновьприбавляется в накопитель Ч раз и так до тех пор, пока не будут обра- 15 ботаны нсе разряды множителя ) (1) .

Недостатком устройства является низкое быстродействие, особенно при умножении десятичных чисел. Так„ для перемножения двух и -разрядных 20 десятичных чисел в известном устройстве требуется время, примерно равное 7, 4,5- п t где t<; - время суммирования двух и -разрядных десятичных чисел. 25

Здесь предполагалось, что цифры

0; 1, 2... °, 9 появляются во всех разрядах множителя с равной вероятностью, Известно однотактное множительное З0 устройство, содержащее и -разрядные регистры множимого и множителя, матрицу из и одноразрядных умножителей и множество одноразрядных сумматоров . для суммирования разрядных произне-. ,цений (2) .

Хотя устройство и отличается высоким быстродействием, однако оно имеет следующие существенные недостатки.

Во-первых, на этом устройстве нельзя. 40 наряду с умножением десятичных чисел выполнять умножение и двоичных чисел, а поэтому оно не может найти широкого применения в современных ЭВМ общего назначения, использующих как десятич-45 ную, так и двоичную систему счисления (3) . Bo-вторых, устройство требует для своей реализации очень большого объема оборудования.

Наиболее близким к изобретению

50 является множительное устройство, содержащее п -разрядный регистр множителя (и -разрядность десятичных сомножителей), (П + 4) -разрядный ..регистр множимого со схемой удвоения, блок 55 сдвига, блок суммирования и блок управления, причем входы блока управления соединены с выходами регистра. множителя, а выходы подключены к управляющим входам регистров множимого 60 и множителя, а также к упранляющим входам- блока сдвига с соответствующими входами блока суммирования, выход которого является выходом устройства (4 .

В известном устройстве реализуется алгоритм десятично-лвсичного умножения двоично-десятичных чисел (5) и

1 время перемножения двух и -разрядных десятичных чисел примерно ранно з | < 9М 1 где t - время суммирования двух

2<< -разрядных десятичных чисел, время, затрачиваемое на выделение единиц.иэ двоично-десятичного кода множителя, время выполнения удвоения (умножения на два) множимого в регистре множимого, ),S-H — составляющая, определяющая среднее число единиц н двоичнодесятичном коде множителя.

Известное устройство при несущест-

:венных изменениях может быть исполь-,. зовано и для умножения двоичных чи0 сел. Поэтому в дальнейшем будем пред полагать, что оно позволяет перемножать наряду с десятичными числами и двоичные.

Основным недостатком известного устройства является относительно низкое быстродействие.

Цель изобретения - повышение быстродействия множительного устройства.

Поставленная цель достигается, тем, что„ в множительное устройство, содержащее и -разрядный регистр множителя (и - разрядность десятичных сомножителей ),(Tlute) -разрядный регистр множимого со схемой удвоения, блок суммирования, выход которого является выходом устройства, введены матрица из (и + () ° << узлов тетрадного умножения, 2 и узлов тетрадного суммирования, 2 и буферных регистров, 2п коммутаторов и 2 0 узлов преобразования двоичного кода в десятичный, причем первые входы узлов тетрадного умножения матрицы соеди иены с выходами соответствующих тйт= рад регистра множимого, а вторые входы — с выходами младших разрядон соответствующих тетрад регистра множителя, нходы узлов тетрадного суммирования соединены с выходами соответствующих буферных регистров и узлов тетрадного умножения, а выходы соединены с входами соответствующих буферных регистров и узлов преобразования двоичного кода в десятичный, а также с первыми входами соотнетствующих коммутаторов, выходы узлов преобразования двоичного кода в десятичный соединены с вторыми входами соответствующих коммутаторов, выходы которых соединены с равнонесовыми входами 5лока суммирования, управляющие входы коммутаторов и блока суммирования, а также. первый управляющий вход регистра множимого

1053104 соединены с входом режима работы устройства, управляюцие входы буфер. ,ных регистров и регистра .множителя, а также второй управляющий вход регистра множимого соединены с входом синхронизации устройства.

На фиг.1 приведена структурная схема предлагаемого множительно о устройства, на фиг.2 и 3 — возможные варианты реализации узла тетрад ного суммирования. 1О

Устройство содержит (фиг.1) разрядный регистр 1 множителя (п разрядность десятичных сомножителей), (й ) -разрядный регистр 2 множимого со схемой удвоения (схема удвоения 15 не показана), матрицу 3 из (и <).и узлов 4 тетрадного умножения, 2 и узлов 5 тетрадного суммирования, 2 и буферных регистров 6, 2 П узлов 7 преобразования двоичного кода в десятичный, 2 rl к о м мут а т о р о в 88, блок 9 суммирования, вход 10 режима работы устройства, вход 11 синхронизации и эыход 12 устройства. Первые входы узлов 4 тетрадного умножения матрицы 3 25 .соединены с выходами соответствующих тетрад регистра 2 множимого, а вторые входы соединены с выходами млад" ших разрядов соответствующих тетрад регистра 1. множителя, входы узлов 5 тетрадного суммирования соединены с выходами соответствующих буферных регистров б и узлов 4 тетрадного умножения, а выходы соединены с входами соответствуюцих буферных регистров 6 и узлов 7 преобразования двоичного кода в десятичный, а также с перВЫми входами соответствующих коммутаторов

8, выходы узлов 7 преобразования двоичного кода в десятичный 7 соединены с вторыми входами соответствующих 40 коммутаторов 8, выходы которых соединены с раэновесовыми входами блока, 9 суммирования, управляющие входы коммутаторов 8 и блока 9 суммирования, а также первый управляющий вход ре- 45 гистра 2 множимого соединены с входом 10 режима работы устройства, управляющие входы буферных регистров

6 и регистра 1 множителя, а также второй управляюций вход регистра 2 5О множимого соединены с входом 11 синхронизации устройства.

Вход 10 режима работы предназначен для настройки устройства на умножение двоичных или десятичных чи-сел. Так,например, если на этом входе присутствует высокий потенциал,- устройство выполняет умножение двоичных чисел, в противном случае оно настраивается на перемножение деся- . тичных чисел. Вход 11 устройства яв,ляется синхронизирующим. По сигналу . на этом входе осуществляются одновременно сдвиг информации на один двоичный разряд в тетрадах регистра

1 множителя в сторону их младших 65 разрядов, удвоение содержимого регистра 2 множимого и .прием информации в буферные регистры б устройства.

Регистр 1 множителя может быть построен на двухтактных синхрбнных

D-триггерах. В нем должны быть предусмотрены цепи сдвига информации на один двоичный разряд в направлении к млалшим,разрядам либо во всех двоичных разрядах, либо только в двоичных разрядах тетрад. Регистр 2 множимого †(И 1) -разрядный. Дополнительный (и+1) -ый разряд (тетрада) введен с целью устранения искажения информации в регистре 2 множимого пос ле выполнения в нем многократного удвоения (содержимое регистра 2 множимого в процессе умножения три раза удваивается, т.е. э результате оно умножается на восемь) . Этот регистр, так же как и регистр 1 множителя, может быть реализован на двухтактных синхронных Э -триггерах. Схема удвоения э регистре 2 может быть разработана как в известном устройстве.В узлах 4 тетрадного умножения матрицы 3 формируются произведения содержимого соответ ;тэуюцей тетрады регистра 2 множимого на значение младшего разряда соответствующей .тетрады регистра 1 множителя. Каждый:. узел 4 может быть реализован на четырех двухвходоэых элементах И.

1

Все узлы 5 тетрадного суммирования являются узлами комбинационного типа.

В каждом такте работы устройства в этих узлах осуществляется суммирование тетрадных произведений, сформиро" ванных в данном такте на выходах соответствующих узлов 4 тетрадного умножения, и прибавление к получившемуся при этом результату содержимого соответствуюцего буферного регистра

6, сформированного на предыдущем такте работы устройства. Так как в узлах

5 тетрадного суммирования, расположенных в разных весовых позициях, суммируется разное число тетрацных произведений, схемные структурй их будут несколько отличаться (это справедливо в отношении буферных регистров б, узлов 7 преобразования двоичного кода в десятичный и коммутато :ров 8) . Поэтому детально рассмотрим схемные структуры узлов, расположен» ных только во второй весовой позиции (первая весоэая позиция имеет наименьший вес) . Рассмотрение схемкой структуры узла 5 тетрадного суммирования будет вестись совместно с анализом схемной структуры буферного регистра б. Первоначально оценим минимальную разрядность буферного регистра б. Она должна определяться при условии, что устройство обрабатывает двоичные операнды, так как при умножении десятичных чисел разрядность

1053104 буферного регистра может быть и меньшей. В верхнем узле 7 тетрадного умножения, расположенном на второй весовой позиции, в течение первых трех тактов работы устройства формируются следующие максимально возможные зна- 5 чения тетрадных произведений 1111, 1111 и 1111 (сугма этих произведений равна 101101), в то время, как в нижнем узле 4 образуются произведения

1111, 1110 и 1100 (их сумма равна )9

101001) . Здесь не учитывались тетрадные произведения, которые формируются в последнем (четвертом) такте работы устройства, так как в этом такте в буферный регистр 6 не производится запись информации. Итак, на выходе узла 5 тетрадного суммированияв третьем такте работы устройства не может быть сформирован результат, превышающий значение 101101+101001=

=1010110, а следовательно, разрядность буферного регистра б может . быть выбрана равной семи. Аналогично можно показать, что при умножении десятичных чисел достаточно исполь, ровать шестиразрядный буферный регистр 6. С учетом этого на фиг.2 приведена функциональная схема, узла 5 тетрадного суммирования. совместно со схемой буферного регистра б, который включает семь двухтактных синхронных 33 -триггеров 15. Узел тетрадного суммирования 5 содержит четыре одноразрядных двоичных сумматора 13 и шестиразрядный двоичный комбинационный сумматор 14 с уско- З5 ренным образованием разрядных переносов. По шинам 16 и 17 на входы узла 5 тетрадного суммирования поступают произведения, сформированные на выходах соответственно верхнего 40 и нижнего узлов 4 тетрадного умножеиия. В каждом такте работы устройства в узле 5 тетрадного суммирования производится сложение трех слагаемых: первого тетрадного произве- 45 дения, поступающего по шинам 16; . второго тетрадного произведения,подаваемого по шинам 17; содержимого буферного регистра 6. .Получившийся при этом в узле 5 результат записывается в буферный регистр б с разрешения сигнала на входе 11 синхронизации устройства (в последнем четвертом такте работы устройства запись информации в буферный..регистр б не производится).

Вариант реализации узла 5 (фиг.3) позволяет обеспечить более высокое быстродействие устройства для умнбжения чисел. Согласно этому варианту узел 5 тетрадного суммирования 40 содержит каскад 18 одноразрядных двоичных сумматоров 13, на выходе которого сумма тетрадных произведений формируется в двухрядном коде (разрядные суммы записываются в верх- ний ряд триггеров 15 регистра 6, а разрядные переносы — в нижний ряд триггеров 15) . Более высокое быстро-, действие узла 5 тетрадного суммирования обеспечивается тем, что в первых трех тактах работы устройства в нем не осуществляется приведение двухрядного кода в однорядный (на что, как правило, требуется существенное время), и только в последнем такте работы устройства двухрядный код приводится к однорядному на комбинационном сумматоре 19 с ускоренным образованием разрядных переноаов.

Подобным образом могут быть разработы другие схемные структуры узлов 5 тетрадного суммирования.

Результаты, оформленные на. выходах узлов 7 преобразования двоичного кода в десятичный, используются в устройстве только в режиме десятичного умножения. Эти узлы предназначены для Преобразования двоичного кода, сформированного на выходе соответствующего узла 5 тетрадного суммирования в последнем такте работы устройства, в двоично-десятичный код (например, в код 8421) . Они могут быть построены с использованием быстродействующих НЗУ по таблицам истинности известными методами (6) ..

Вля определенности детально рассмотрим синтез узла 7, расположенно- . го на второй весовой позиции устройства. Сначала необходимо определить, какое максимальное значение двоичного кода должен преобразовывать этот узел. При этом будем руководствоваться следующим. В верхнем узле 4 тетрадного умножения, расположенном на второй весовой позиции, в течение четырех тактов работы устройства при умножении десятичных чисел могут формироваться следующие максимально возможные значения тетрадных произведений: 0000, .1001, 1001 и 1001,, в то время, как в нижнем узле 4 могут сформироваться только такие црксимально возможные произведения:ОООО„ 1001, 1000 и 0110 (приведенные максимальные значения тетрадных произведений возможны в устройстве только тогда, когда две младшие цифры множимого равны девяти — код 1003), а две младшие циф" ры множителя равны семи -(код 011Ц .

Ввиду этого на выходе узла 5 тетрадного суммирования, расположенного на второй весовой позиции, после выполнения четырех тактов не может быть образовано значение двоичного кода, превышающее величину 110010, так как

1001+1001+1001+1001+1000+0110=

=(110010)>=(50 а . A поэтому узел

7 преобразования двоичного кода в десятичный может быть построен на ПЗУ емкостью в пятьдесят одно семиразрядное двоичное слово. Так, например, если на адресный вход ПЗУ подавать

105 3104 двоичный код 001111, на его выходе должен формироваться двоична-десятичный код 011.0101, численно равный десятичному коду,. поступающему на адресный вход ПЗУ. Узел 7, расположенный на второй весовой позиции, впрочем как и другие узлы 7 устрой.ства, можно реализовать и на основе широко применяемых интегральных схем серии К155, в этой серии имеется специальный элемент ПР7 преобразова- 10 ния двоичнога кода в десятичный (7).

Коммутаторы 8 в режиме двоичного умножения осуществляют подключение к входам блока 9 суммирования .выходов узлов 5 тетрадного суммирования 15 а в режиме десятичного умножениявыходов узлов 7 преобразования двоичного кода в десятичный.

Таким образом, в предлагаемом устройстве узлы 5 и 7, а также бу- 70 ферные регистры б и коммутаторы 8, расположенные на разных весовых по-. зициях, будут иметь и разные схемные структуры. При необходимости обеспечения однородности структуры устройства можно ограничиться детальным анализом и синтезом только узлов

5 и 7, буферного регистра б и коммутатора 8, расположенных на п -ай весовой позиции, причем эта совокупность может быть конструктивно выполнена в виде единого модуля, используемого на всех весовых позициях устройства и реализованного, напрймер, как большая интегральная схема (на фиг.1 этот модуль отмечен штриховыми линиями).

Блок 9 предназначен для окончательного суммирования результатов, .сформированных на выходах узлов 5 . тетрадного суммирования (в режигле 40 двоичного умножения) или узлов 7 пре .образования двоичного кода в десятичный (в режиме десятичного умножения1, после выполнения четырех тактов работы устройства. Предполага- g5 ется, что этот блок комбинационного типа. На его выходе, являющемся и выходом 12 устройства, формируется 2П -разрядное произведение при умножении десятичных чисел и gp

ЗИ-разрядное произведение при умножении двоичных чисел. Схемная структура блока 9 суммирования зависит ат разрядности перемножаемых чисел.Так, при умножении двухразрядных десятичных и восьмиразрядных двоичных чисел в качестве блока 9 суммирования можно использовать быстродействую.щий двухвходовый комбинационный сумматор для: сложения двоичных и десятичных чисел (81 . При перемножении чисел большей разрядности моЖет оказаться необходимым использование трехвхадового сумматора или же сумматора с еще большим числом входов.

В большинстве случаев в устройстве s 65 качестве блока 9 суммирования используется двухвходовый либо трехвходовый быстродействующий параллельный комбинационный сумматор, позволяющий суммировать как двоичные,так и десятичные числа (трехвходовый сумматор может быть построен на основе двух двухвходовых сумматоров, соединенных последовательно) °

Множительное устройство работает следующим образом.

Для определенности рассмотрим ре-. жим десятичного умножения. В исходном состоянии в регистре 1 множителя хранится и -разрядный множитель, в регистре 2 множимого — Й -разрядное множиглое, буферные регистры 6 обнулены (здесь не рассматриваются знаки сомножителей, а также предполагается, что сомножители представлены в прямом коде) . На входе 10 режима работы. устройства присутствует низкий потенциал, .означакн ий, что устройство настроеью на умножение десятичных чисел. При этом в регистре 2 множимого включены цепи удвоения его содержимого, выходы узлов

7 преобразования двоичного кода в десятичный подключены через коммутаторы 8 к соответствующим входам блока 9 суммирования, который, в свою очередь, настроен на суммирование десятичных чисел.

В первом такте работы устройства в узлах 4 матрицы 3 формируются тетрадные произведения, которые в дальнейшем суммируются с учетом заниглаегых ими весовых позиций в соответствующих узлах 5 тетрадного суммирования. ПервЫй такт работы устройства заканчивается с приходом на вход

11 устройства первого синхроимпульса, по которому производятся одновременно запись результатов с выходов узлов 5 в соответствующие буферные регистры, сдвиг информации на один двоичный разряд в направлении младших разрядов в тетрадах регистра 1 множителя и удвоение содержимого регистра 2 множимого.

Во втором и третьем тактах устройство работает аналогично.

Основное отличие в работе устройства в четвертом (последнем такте состоит в том, что на вход 11 устройства не поступает синхроимпульс, а результаты, сформированные на выходах узлов 5 тетрадного суммирования, после предварительного их преобразования в узлах,7 через коммутаторы 8 поступают на соответствующие входы блока 9 суммирования, на выходе которого и формируется окончательное 2гг-разряд ное произведение, Итак, независимо от разрядности перемножаемых чисел, окончательный, результат формируется за четыре такта, а время умножения двух и -разряд105 3104

10 ных десятичных чисел составляет величину, примерно равную

7 >.I + л . й. +1 19, где tp — задержка информации- в узле с порядковым номеромР (предполагает ся, что 6 " 2 и < + 12, что вполне реально .

При умножении двоичных чисел основные отличия в работе устройства состоят в том, что в регистре 2 множимого удвоение его содержимого фактически сводится к простому сдвигу в нем информации на один двоичный разряд влево, блок 9 суммирования настраивается на суммирование двоичных чисел и в последнем (четвертом) такте работы устройства результаты, сформированные на выходах узлов 5 тетрадного суммирования, минуя узлы 7 преобразования двоичного кода в десятичный, передаются через коммутаторы 8 на соответствующие входы блока 9 суммирования. Время умножения четырех гг-разрядных двоичных чисел составляет величину

7 " "-S.(t +t t ) tд t 1 1

В иэвестногл устройстве время умножения двух . -разрядных десятичных чисел примерно равно

7 " — ",S-и.(<,„ < „ t+ óe в то время, как в предлагаемом уст-. ройстве оно составляет величину (, +г, - 1 >A/4>g tt<%484t9. (0 л

Пусть и =8, t =14 с,".з„,„=88, цАВ 6" 4 " 5 5t r r 2 дВ

6 - =Oët. и 9 =2 с@ =28 ñt где с задержка на одном логическом элементе.

4 тогда Т(401 =282с, в то вре я,.;:.ак

=79сl, т.е. предлагаемое устройст-: во имеет примерно в 3,5 раза более высокое быстродействие, чем известное.

Умножение двоичных чисел в известном устройстве производится эа вре(4) 1

" г п(смл 8ь 1 М

10 а в предлагаемом устройстве это время примерно равно (4 5 2) 4 6+ 8 9 °

Тогда с учетом принятых допущений

35 получаем, что 4 70 И

1 а следовательно, умножение двоичных чисел в предлагаемом устройстве вы2О полняется примерно в 5,2 раза быстрее, чем в известном.

Итак, технико-экономическое преимущество предлагаемого множительного устройства в сравнении с известным состоит в значительно более высоком быстродействии ° Так, например, перемножение восьмиразрядных десятичных чисел выполняется в нем примерно в

3,5 раза быстрее, чем в известном

30 устройстве. При умножении же двоичных чисел обеспечивается еще больший выигрыш в быстродействии. Так, умножение 32-разрядных двоичных чисел про- изводится примерно в 5,2 раза быстрее. Вместе с тем, столь существенное увеличение быстродействия устройства достигается при умеренных затратах используемого в нем оборудований, так как умножение десятичных чисел выполняется в основном на том же обоЖ рудовании, что и двоичных чисел.

1053104 ч

1053104

1053104

Составитель В.Виноградов редактор О.ррковецкая Техред М.Тепер Корректор A.Çèìîêîñîâ

Эаказ 8873/47 Тираж 706 Подписное

ВНИИПИ Государственного комитета СССР о делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент", r.Óæãîðîä, Ул.Проектная, 4