Буферное запоминающее устройство

Буферное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее последовательно : соединенные регистры, информационные выходы каждого из которых , кроме последнего, подключены к информационным входам последуицего регистра, элемент ИЛИ, выход которого подключен к одному из информационных входов первого регистра , другие информационные входы первого регистра подключены к вхо .дам элемента ИЛИ, первый управляющий выход первого регистра является управляющим выходом устройства, элементы И, выходы которых подключены к управляющим входгм соответствующих регистров, первые входы элементов И подключены к вторым управлякицим выходам соответствующих регистров, а вторые входы элементов и подключены к первым управляющим выходам последующих регистров , второй вход последнего эле ,мента И является первым управляют щим входом устройства, третьи входы элементов И объединены и являются вторым управляющим входом устройства, о т л и ч а ю щ е е с я тем , что, с целью повышения его надежности за счет резерви- . рования , оно содержит блоки контроля , коммутаторы, блок сравнения и блок управления, бдим вход которого подключен к одному выходу первого блока контроля, другие входы блока управления подключены к выходам блока сравнения, входы которого подключены к выходам второго блока контроля, вход второго блока контроля подключен к третьим входам элементов И, входы первой группы второго блока S контроля подключены к другим выходам первого блока контроля, входы которого подключены к информационным входам первого коммутатора и являются информационными входами устройства, управляющий вход первого коммутатора является вторьм управляющим выходом устройства и подключен..к выходу блока управления и к управляющему входу второго коммутатора, выходы которого подключены к входам второй группы сл второго блока контроля и являются оо информационными выходами устройства , выходы первого коммутатора подключены к соответствующий о информационные входам первого регистра , информационные входы второсо го коммутатора подключены к информационные выходам последнего регистра .

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

3(5п Q 11 С 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ. СВИДЕТЕЛЬСТВУ .. ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

hO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3449578/18-24 (22) 07.06;82 (46) 07.11.83. Бюл. 9 41 (72) В.A.Cêðèïêî и В.М.Мувариков (53) 681.327(088.8) (56) 1. Авторское .свидетельство СССР

9 282427, кл. Cj ll С 19/00, 1969. .. 2. Авторское свидетельство СССР

9 397972, кл. G 11 С 19/00, 1971.

3. Авторское свидетельство СССР

В 474844, кл. С 11 С 19/00, 1972. (54) (57) БУФЕРНОЕ ЗАПОМИЯИОЩЕЕ

УСТРОЙСТВО, содержащее последовательно .соединенные регистры, информационные выходы каждого иэ которых, кроме последнего, подключены к информационньм входам последующего регистра, элемент ИЛИ, выход которого подключен к одному иэ информационных входов первого регистра, другие информационные входы первого регистра подключены к входам элемента ИЛИ, первый управляющий выход первого регистра является управляющим выходом устройства, элементы И, выходы которых подключены к управляющим входам соответствующих регистров, первые входы элементов И подключены к вторым управляющим выходам соответствующих регистров, а вторые входы элементов И подключены к первьм управляющим выходам последующих .регистров, второй вход последнего эле,мента И является первым управляю-. щим входом устройства, третьи входы элементов И объединены и явля„„SU„„163. А ются вторым управляющим входом устройства, о т л и ч.а ю щ е е с я тем, что, с целью повышения его надежности эа счет реэервирования, оно содержит блоки контроля, коммутаторы, блок сравнения и блок управлейия, одйн вход которого подключен. к одному выходу первого блока контроля, другие входы блока управления подключены к выходам блока сравнения, . входы которого подключены к выходам второго блока контроля, вход второго блока контроля подключен к третьим входам элементов И, входы первой группы второго блока контроля подключены к другим выходам первого блока контроля, вхо, ды которого подключены к информационным входам первого коммутатора и являются информационными входами устройства, управляющий вход перФ, вого коммутатора является вторым управляющим выходом устройства и подключен. к выходу блока управления и к управляющему входу второго коммутатора, выходы которого подключены к входам второй группы второго блока контроля и являются информационными выходами устройства, выходы первого коммутатора подключены к соответствующим информационным входам первого реI гистра, информационные входы второ го коммутатора подключены к информационным выходам последнего регистра.

1053163

Изобретение относится к запоминающим устройствам и может быть использовано в устройствах сопряжения вычислительных машин, в адап тивных системах измерений и вычис-, лительных системах для сопряжения их с каналами передачи информации.

Известно запоминающее устройство, содержащее ячейки памяти, соединенные поразрядно последовательно, и регистр-распределитель, выходы которого соединены с входами считывания соответствующих ячеек памяти (1) °

Известно также запоминающее устройство, содержащее поразрядно 15 соединенные регистры, два коммутатора, соединенные непосредственно и через последовательно включенные регистры, элементы ИЛИ, запрета и счетчик (2). 20

Недостатки этих устройств в том, что при возникновении неисправности в цепи передачи одного из битов информации на выход;поступают искаженные сообщения, т.е. в их низкой достоверности передачи данных.

Наиболее. близким по технической сущности. к изобретению является запоминающее устро9ство, содержащее поразрядно соединенные регистры с информационными разрядами и разрядами признака сообщения, (маркерники), узлы управления перезаписью (ячейки совпадения и .управления перезаписью) по числу ре» гистров,и источник тактовых сигналов $3);

Недостаток известного устройства заключается в невысокой надежности., 40 передачи данных, которая определяет . ся тем, что при возникновении неисправности в одной кз цепей (канале) последовательно соединенных разрядов, на выход устройства.по- 45 ступает, искаженная кнформация,к такая, информация подается в течение всего сеанса передачи данных после возникновения неисправности.

Целью изобретения является повышение надежности устройства эа счет резервирования.

Поставленная цель достигается тем, что в буферное запоминающее устройство, содержащее последовательно соединенные регистры, ин-. формационные выходы каждого из которых, кроме последнего, подключены к информационным входам последующего регистра, элемент ИЛИ, выход которого подключен к одному иэ информационных входов первого регистра, другие информационные входы первого регистра подключены 65 к входам элемента ИЛИ, первый управляющий выход первого регистра является управляющим выходом устройства, элементы И, выходы которых подключены к управляюшим входам соответствующих регистров, первые входы элементов И подключены к вторьЬ управляюшим выходам сост ветствующих регистров, а вторые входы элементов И подключены к первым управляюшкм выходам последуи ющих регистров, второй вход последнего элемента И является первьм управляющим входом устройства, .третьи входы элементов И объединены и являются вторым управляющим входом устройства, введены блоки контроля, коммутаторы, блок сравнения к блок управления, один вход которого подключен к одному выходу первого блока контроля, другие входы блока управления подключены к выходам блока сравнения, входы которого подключены к выходам второго блока контроля, вход второго блока контроля подключен к.третьим входам элементов И, входы первой группы второго блока контроля подключены к другим выходам первого блока контроля, входы которого подключены к информационным входам первого коммутатора и являются информационными входами устройства, управляющий вход первого коммутатора является вторым управляющим выходом устройства и подключен к выходу блока управления и к управляющему входу второго коммутатора, выходы которого подключены к входам второй группы второго блока контроля и являются информационными выходами устройства, выходы первого коммутатора подключены к соответствующим информационным входам первого регистра, информационные входы второго коммутатора подключены к информационным выходам последнего регистра.

Яа фиг. 1 приведена .схема буферного запоминающего устройства; на фиг. 2 — примеры выполнения первого и второго коммутаторов и блока управления; на фиг. 3 пример выполнения коммутирующего элемента; на фиг. 4 - пример выполнения селектора окончания кадра °

Вуферкое запоминающее устройство содержит коммутаторы 1, накопитель

2, блок 3 управления, блоки 4 контроля, блок 5 сравнения. Накопитель 2 содержит элемент ИЛИ 6, м поразрядно соединенных регистров, каждый из которых содержит и основных и к резервных информационных разрядов 7, а также разряд 8 признака сообщения, элемен1053163

2О

40 ты И 9. Блоки 4 содержат блоки 10 строчного контроля, селекторы 13. окончания кадра и накопитель 12.

Коммутаторы 1 содержат коммутирующие элементы 13, группы элементов ИЛИ

14 и 15. Блок 3 управления содЕржит коммутатор 16 и К узлов 17 управления, каждый из которых содержит П триггеров 18, группу элементов И 19, элемент ИЛИ 20, эле-.. мент И 21 н триггер 22. Коммутирующий элемент 13 содержит элемент

НЕ-H 23 и элемент И 24. Селектор 11 окончания кадра содержит элемент

И 25, трлггер 26, элемент ИЛИ 27, выход 2" т-р иггера 26,,вход 29 элемента !л 25, выход 30 элемента ИЛИ

27, выход 31 триггера 25 и выход .32 селектора 11.. Кроме того, буферное запоминающее устройство содержит информационные входы 33, входы 34 и выходы 35 накопителя 2, выходы 36, управляющие входы 37-1 . и выходы 37-2., выходы 38-40 блоков

4 контроля, выходы 41 блока 5 сравнения, вход 42 и выход 43 блока 3 управления, управляющий нход

44 устройства, выходы 45 и 46 ком- мутатора 6, ньмоды 47 узла 17. управления, входы 48 и 49 коммутатора 16, выходы 50 и 51 коммутирующих элементов 13 и выходы 52 элементов ИЛИ 15.

Накопитель 12 выполнен аналогично накопителю 2. Число регистров н накопителе 12 соответствует числу кадров текущей информации, которое одновременно может находится в накопителе 2. Блок 5 сравнения предназначен для поразрядного сравнения сообщений о результатах строчного контроля на входе и выходе устройства, которые синфазно поступают на его входы 39 и 40. Он содержит П суглматорон по модулю 2, Селек Тор . oKGHчанглЯ Kc Äpé ра- ботает следующим образом.

В исходном состсянигл на выходе

?В триггера 26 имеется сигнал. Поэтому признак начала кадра (бит.1), поступающий на входы 29 элементов

И 25, Формирует ча выходе элемента И 25-1 сигнал. Этот сигнал через элемент ИЛИ 27 поступает на выход 30 селектора, а также на вход триггера 26, который перебрасывается, при этом снюлается сигнал с выхода 28 и Формируется на выходе 31. Поэтому признак окончания кадра (бит. 2), поступающий на вход 29, формирует сигнал на выходе элемента И 25-2, с которого поступает на второй вход триггера

26, который возвращается в исходное положение, а также на выход

32 селектора 11 и через элемент

ИЛИ 27 на его выход 30. Во втором блоке 4-2 контроля, в селекторе

11-2 первый выход 30 не используется, поэтому на схеме он не показан.

Допустим, что строчный контроль информации на входе и выходе в результате сравнения в узле 5 (фиг.1) обнаружил ошибку по второму разряду каналу сообщений текущего кадра. Это означает, что в цепи: коммутирующий элемент 13-2, выход

50-2, элемент ИЛИ 14-2, его выход

34-2, второй разряд 7-2 накопителя

2 (фиг. 2), выход 35-2, коммутирующий элемент 13-1, выход 50-1, элемент ИЛИ 14-2 появилась неисправность. Тогда на вход 41 поступает сигнал с битом 1 в цепи второго разряда. Этот сигнал через коммутатор 16 поступает на вход триггера 18-2, который перебрасывается и на его выходе формируется сигнал, который поступает на вход элемента И 19-2, а также через элемент ИЛИ 20 на нход элемента

И 21. После окончания текущего кадра, поступающего на вход 42 блока 3 подается сигнал, который поступает на второй вход элемента И 21, на выходе которого формируется сигнал, поступающий на вход триггера 22. Триггер 22 перебрасывается и на его выходе.48 формируется ,сигнал, поступающий на вход коммутатора 16, который при этом закрывает выход 45. (при к-1 одновременно открывается выход 46).

Кроме того, сигнал с выхода 48 триггера 22 поступает на вторые входы элементов И 19. При этом на выходе 43-2 элемента И 19"2 фор. мируется сигнал, поступающий в коммутаторах 1-1 и 1-2 через элементы ИЛИ 15-2, 15- П на входы элементов 13-2, 13-п. При этом комму- . тирующие элементы 13-2, 13-й соединяют свои входы 33 и 35 с выходами 51-2, 51-П. Поэтому в сообщениях очередного кадра 1 разряд проходит с входа 33-1 через элемент 13-1, его выход. 50-1 и элемент ИЛИ 14-1 коммутатора 1-1 на вход 34"1 накопителя 2 и с его выхода 35-1 через элемент ИЛИ 14-1 коммутатора 1-2 на выход 36-1.

Остальные разряды, начиная со второго, поступают на входы 33 "2, 33- П через элементы 13-2, 13-l1, их выходы 51-2, 51- и элементы ИЛИ

14- й, 14 (h+ К) коммутатора 1-1 на входы 34-п, 34 (п+к) накопителя

2 и с его выходов 35-п, 35 (@+K) через элементы 13-2, 13-П, их выходы 51-2, 51-П и элементы ИЛИ 14-2, 14- П коммутатора 1-2 на выходы

36-2, 36-П. При этом исключается неисправный второй канал. Одновре1053163 менно сигнал с выхода 43-2 блока 3 поступает на выход устройства для регистрации неисправного. канала.

После окончания работы на вход 44 поступает сигнал сброса, который поступает на вторые входы триггеров 18 и 22 и возвращает их в исходное состояние, при котором снимаются сигналы с их выходов. Затем ! уточняется и устраняется неисправность во втором канале передачи данных.

25

Буферное запоминающее устройство работает следующим образом.

Если на выходе 3.7-2 накопителя

2 имеется сигнал, то на вход 33 поступают сообщения текущего кадра. В начале поступает признак начала кадра, а затем информационные сообщения и, после передачи ин20 формационных сообщений, признак окончания кадра, В качестве признаков начала и окончания .кадров может быть выбрам, например, код 0 0 ... 1. Сообщения с входа

33,подаются на вход коммутатора

1-1 и блока 4-1, в котором посту.пают на.вход узла 10-1, где суммируются поразрядно, а признак кадра, кроме того, поступает и на вход 29 селектора 11-1, на.выходе

30 которого формируется сигнал, поступающий на вход 42 блока 3.

С выхода 34 первого коммутатора 1-1 сообщения подаются в. накопитель 2 и поступают на выходы 35 первого регистра и запоминаются в разрядах 7, а также через элемент ИЛИ 6 на вход разряда 8-1 признака сообщения, который перебрасывается. При этом снимается сигнал с выхода 52 разряда 8-1 (а значит и с выхода 37-2 устройства) и формируется на выходе 53, с которого поступает на вход узла

9-1. Если второй (следующий) регистр свободен, то с выхода 52 разряда 8-2 на второй вход элемента

9-1 также поступает сигнал. B этом случае при поступлении тактового сигнала ТИ на третий вход элемента 9-1, на его выходе Формируется сигнал перезаписи, поступающий на считывающие входы разрядов 7 и 8-1.

Поэтому сообщение из первого регистра переписывается во второй.

При записи в разряд 8-2 признака сообщения этот разряд перебрасывается. При этом снимается сигнал

cего выхода 52 и формируется на выходе 53, с которого поступает на вход элемента 9-2, который под- 60 готавливается для перезаписи сообщения из второго в третий регист. ры.

Одновременно, при перезаписи сообщения из первого в второй ре- 5 гистр в разряде 8-1 снимается сигнал с выхода 53 и формируется на выходе 52, с которого поступает на выход 37-2 устройства. В ответ на этот сигнал на вход 33 поступает следующее сообщение.

При записи сообщения в последний регистр в разряде 8-йЮ снимается сигнал с выхода 52 и Формируется на выходе 53, с которого по- ступает на вход элемента 9-Ф. Если при этом сопрягаемое устройство готово к приему сообщения, то на вход 37-1 устройства поступает сигнал, который подается на вход 52 элемента 9-N. Поэтому очередной тактовый сигнал ТИ Формирует на выходе элемента 9- п сигнал перезаписи, которым сообщение из последнего регистра переписывается на вход 35 второго .коммутатора 1-2, с выхода котррого поступает на выход 36 устройства и на вход второго блока 4-2 контроля. При этом сообщения поступают на вход узла

10-2, в котором суммируются поразрядно, а признаки кадра поступают также и на вход 29 селектора 11-2.

При поступлении на вход 33 устройства признака окончания кадра, признак кадра поступает на вход 29 селектора 11-1 первого блока 4-1 контроля. При этом на выходах 30 и 32 селектора 11-1 формируются сигналы. Сигнал с выхода 32 селектора 11-1 поступает на считывающий вход узла 10-1, на выход 38 которого поступает результат построчного суммирования битов сообщений данного кадра информации, который поступает на. вход накопителя 12 и, аналогично накопителю 2, продвигается к выходу 40.

Сигнал с выхода 32 селектора 11-1 кроме того, поступает и .на вход 38 накопителя 12. Этот сигнал необходим для Формирования признака сообщения в том случае, когда результат построчного суммирования в узле

10-1 в узле равен нулю. Это необходимо для обеспечения синфазного сравнения результатов контроля в блоках 4-1 и 4-2.

Признак окончания кадра с выхода 36 второго коммутатора 1-2 посту. пает в блок 4-2, и признак кадра подается на вход 29 селектора 11-2, на выходе 32 которого формируется сигнал. Этот сигнал поступает на входы накопителя 12 и узла 10-2, на выходы 40 и 39 которых синфазно поступают результаты строчного контроля текущего кадра на входе и выходе устройства. Эти результаты поступают на входы узла 5, в котором осуществляется их поразрядное сравнение. Результаты такого сравнения поступают на выход 41

1053163 узла 5, с которого подаются на вход блока 3, в котором запоминаются.

Если биты сравниваемых разрядов равны, то на соответствующие вы ходы 41 поступает нулевой бит, при, неравенстве сравниваемых битов, на соответствующий выход 41 поступает единичный бит. Если какой-либо из .основных 1, 2,...,П каналов вышел иэ строя в процессе передачи информации, то очередной сигнал, поступивший на вход 42 блока 3, формирует на его выходе 43 управляющий сигнал, поступающий на выход устройства для регистрации, а также на входы коммутаторов 1-1 и 1-2.

При этом первый коммутатор 1-1 исключает неисправный основной ка.нал путем смещения соответствующих разрядов в область резервных К каналов, .а второй коммутатор 1-2 возвращает смещенные разряды на ос5 новные 1, 2,..., и выходы.

Предложенное устройство .позволяет повысить надежность (достоверность) передачи данных,, так как воз-. никающие .неисправности при передаt0 че данных устраняются автоматически по результатам контроля информации на входе и выходе устройства. Это особенно важно в тех случаях, когда .отсутствует возможность по15 лучения повторной информации, например при телеметрических измерениях летательных аппаратов.

1053163 -; 3 ЛУ-1 I4-1

Е л л- t

Q-1

У- ф Щ

"3 "" 3 .,Я-Я

Ю-/К вЂ” - . )14-Р(- — =L L,: !

Ж /

Ф Р, 1 (v<»7p - —: — -

1 ф ф

1 ФЯ

II

1,,ф 7Г), 4

105316 3

Составитель С.Шустенко

Редактор A.mèøêèíà Техред N.Tenep Корректор М. Шароши

Заказ 8882/50 . Тиразк 594 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий.

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент,. г. Уагород, ул. Проектная, 4