Устройство для деления чисел

Устройство для деления чисел

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

09) Ol) ЗСЮ 0 06 F 7 52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

; (21) 3364374/18-24 (22) 08.12.81 (46) 23.11.83. Бюл. Р 43

I (72) Г.П.Лопато и А.A.Øoñòàê (71) Иинский радиотехнический институт (53) 681 ° 3(088.8) (56) 1. Патент CtdA 9 3234367, кл. 235/156, опублик. 1966.

2. Авторское свидетельство СССР

М 485447, кл. G. 06 F 7/39, 1972 (прототип) (54)(57) 1. УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ

ЧИСЕЛ, содержащее регистры делимого и делителя, регистр частного, первый сумматор,.первый коммутатор и узел образования частного, причем выход регистра делимого подключен к первым информационным входам первого сумматора и первого коммутатора, информационный выход первого сумматора подключен к второму информационному входу первого коммутатора, выход которого соединен с информационным входом регистра делимого, выходы знаковых разрядов регистра . делителя и первого сумматора подключены к первому и второму входам узла образования частного соответственно, входы приема информации регистров делимого и делителя и вход приема и сдвига информации регистра частного подключены к управляющему входу устройства, о т л и ч а ю— щ е е с я тем, что, с целью повышения быстродействия и расширения области применения за счет возможности деления чисел в дополнительном коде, устройство дополнительно содержит второй, третий, четвертый, . пятый, шестой и седьмой сумматоры и второй коммутатор, причем первые информационные входы второго и четвертого сумматоров подключены к выходу регистра,,делимого, первые

\ информационные входы третьего и шестого сумматоров подключены к информационному выходу первого сумматора, первый информационный вход пятого сумматора подключен к информационному выходу второго сумматора и к третьему информационному входу первого коммутатора, четвертый, пятый, шестой и седьмой информационные входы которого подключены к информационным выходам четвертого, пятого, шестого и седьмого сумматоров, первый информационный вход которого подключен к информационному выходу тоетьего сумматора и к восьмому информационному входу. первого коммутатора, первый, второй, третий, 6 четвертый, пятый, шестой, седьмой и восьмой управляющие входы которо- Ц ф го подключены к управляющим выходам уев узла образования частного соответст- венно, третий, четвертый, пятый, шестой. седьмой, восьмой и девятый входы которого подключены к выходам знаковых разрядов регистра делимого второго, третьего, четвертого, пятого, шестого и седьмого сумматоров соответственно, прямой и инверс. ный информационный выходы регистра .делителя подключены к первому и второму информационным входам вто рого коммутатора, выход которого подключен к вторым информационным входам первого, второго, третьего, четвертого, пятого, шестого и седьмого сумматоров, первый, второй и третий информационные входы регистра частного пОдключены к информационным выходам узла образования частного соответственно, дополнительный управляющий выход занесения прямого и инверсного кодов которого подклйчен к дополнительному одноименному управляющему входу регистра .частного и к.одноименным управляющим ,,входам второго коммутатора и rrepyoro„

1056183

10 второго, третьего, четвертого, пято-" го, шестого и седьмого сумматоров, при этом узел образования частного содержит элементы неравнозначности, И и ИЛИ,. причем первый и второй входы узла подключены к первым входам первого и второго элементов не,равнозначности соответственно, третий вход узла подключен к вторым входам первого и второго элементов неравнозначности и к первым входам

;третьего, четвертого, пятого, шестого, седьмого и восьмого элементов неравнозначности, вторые входы которых подключены к четвертому, пятому, шестому,седьMoMv восьмому и девятому входам узла, соответственно, первый вход первого элемента И подключен к прямому выходу седьмого элемента неравнозначности, инверсный выход которого подключен к первому входу второго элемента И, второй вход которого подключен к второму входу второго элемента И и к прямому выходу четвертого элемента неравнозначности, инверсный выход которого подключен к первым входам третьего и четвертого элементов И, второй вход которого подключен к прямому выходу .восьмого элемента неравнозначности, инверсный выход которого подключен к второму входу третьего элемента И, третий вход которого подключен к третьим входам первого, второго и четвертого элементов И и к инверсному выходу второго элемента неравнозначности, прямой выход которого подключен к первым входам пятого, шестого, седьмого и восьмого элеf ментов И, второй вход которого подключен к второму входу шестого элемента И и к инверсному выходу треть его элемента неравнозначности, прямой выход которого подключен к вторым входам пятого и седьмого элементов И, третий вход которого подклюИзобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных арифметических устройствах для быстрого деления двоичных чисел, представленных в дополнительном коде.

Известно устройство для деления двоичных чисел, формирующее в каждом цикле k цифр частного (k = 2, 3,4,5,...} и содержащее регистры делимого и делителя, регистр част- ного с цепью сдвига, блок умножечен к инверсному выходу пятого элемента неравнозначности, прямой выход которого подключен к третьему входу пятого элемента И, третий вход росьмого элемента И подключен к пря 1ому выходу шестого элемента неравнозначности, инверсный выход которо го подключен к третьему входу шестого элемента И, информацйонные входы: узла подключены к выходам девятого, десятого и одиннадцатого элементов неравнозначности соответственно, первые входы которых подключены к дополнительному управляющему выходу узла и к прямому выходу первого элемента неравнозначности. инверсный выход которого подключен к дополни-. тельному управляющему выходу узла, вторые входы девятого, десятого и одиннадцатого элементов неравнозначности подключены к выходам первого, второго и третьего элементов ИЛИ соответственно, первый вход которого подключен к первым входам первого и

|второго элементов ИЛИ и к выходу третьего элемента И, второй .вход первого элемента ИЛИ подключен к выходу второго элемента И и к второму входу третьего элемента ИЛИ, третий вход которого подключен к выходу шестого элемента И и к второму входу второго элемента ИЛИ, третий вход которого подключен к выходу четвертого элемента И и к третьему входу первого элемента ИЛИ, четвер тый вход которого подключен к выхо,цу первого элемента И, выход седьмого элемента И подключен к четвер- го входу третьего элемента ИЛИ, . выход восьмого элемента И подключен к четвертому входу второго элемента ИЛИ, первый, второй, третий, четвертый, пятый, шестой, седьмой и вось-! мой управляющие выходы узла подключены к выходам первого, восьмого, четвертого, седьмого, шестого, второго, третьего и пято.нно

ro элементов И соответственно ния, вычитатель, шифратор предсказания k цифр частного, регистр адреса, блок памяти, регистры верхнего и нижнего значений k цифр частного, группы элементов И, причем входы шифратора предсказания цифр частного соединены с выходами k старших разрядов регистров делимого и делителя (1g .

Недостатками известного устройст, ва являются невозможность деления чисел в дополнительном коде и низкое быстродействие ввиду большой.1056183 длительности цикла формирования цифр частного { цифр частного в известном устройстве формируются по многотантному принципу: минимальное число тактов в цикле равно 2, максимальное (k + 1,. 5

Наиболее близким по технической сущности к предлагаемому является устройство для деления чисел, содержащее регистры делимого и делителя, регистр частного с цепью сдвига, сумматор, коммутатор и узел обра- зования цифр частного, причем выход регистра делимого соединен с первыми входами сумматора и коммутатора, второй вход сумматора соединен 15 с выходом регистра делителя, а выход соединен с вторым входом коммутатора, выходы знаковых разрядов регистров делимого и делителя, а также сумматора соединены с входами gp узла образования цифр частного, управляющие входы регистров делимого, делителя и частного, коммутатора и узла образования цифр частного соединены с входом устройства, выход узла образования цифр частного соединен с входом младшего разряда регистра частного (2 .

Недостатками известного устройства являются невозможность деления чисел в дополнительном коде и низкое быстродействие, вызванное н первую очередь тем, что в каждом цикле работы устройства формируется только одна двоичная цифра частного.

Цель изобретения - повышение быстродействия путем одновременного формирования в цикле нескольких двоич ных. цифр частного и расширение области применения за счет возможности 40 деления чисел в дополнительном коде.

Поставленная цель достигается тем, что устройство для деления чисел, содержащее регистры делимого и делителя, регистр устного, пер- 45 вый сумматор, первый коммутатор и узел образования частного, причем выход регистра делимого подключен к первым информационным входам первого сумматор и первбго коммута- 5р тора, информационный выход первого сумматора подключен к второму информационному входу первого коммутатора, выход которого соединен с информационным входом регистра 55 делимого, выходы знаковых разрядов регистра делителя и первого сумматора подключены к первому и второму входам узла образования частного соответственно, входы приема информации регистров делимого и делителя и вход приема и сдвига информации регистра частного подключены к управляющему входу устройства, дополнительно содержит второй,тре :тий, четвертый, пятый, шестой и ь5 седьмой сумматоры и второй коммутатор, причем первые информационные входы нторого и четвертого сумматоров подключены к выходу регистра делимого, первые информационные входы третьего и шестого сумматоров подключены к информационному выходу первого сумматора, первый информационный вход пятого сумматора подключен к информационному выходу вТорого сумматора и к третьему информационному входу первого коммутатора, четвертый, пятый, шестой и седьмой информационные входы которого подключены к информационным выходам четвертого, пятого, шестого и седьмого сумматоров, первый информационный вход которого подключен к информационному ныходу третьего сумматора и к носьмому ! информационному входу первого комму.татора, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой ° управляющие входы которого подключены . к управляющим выходам узла образования частного соответственно, третий, четвертый, пятый, шестой, седьмой, восьмой и девятый входы которого подключены к выходам знаковых разрядов регистров делимого, второго, третьего, четвертого, пятого. шестого и седьмого сумматора соответственно, прямой и инверсный информационный выходы регистра делителя подключены к первому и второму информационным входам второго коммутатора, выход которого подключен к вторым инфермационным входам пе вого, второго, третьего, четвертого, пятого, шестого и седьмого сумматоров, первый, второй и третий информационные входы регистра .частного подключены к-информационным выходам узла образования частного соответственно, дополнительный управляющий выход занесения прямого и инверсного кодов которого подключен к дополнительному одноименному управляющему входу регистра частного и к одноименным управляющим входам второго коммутатора и первого, второго, третьего, четвертого, пятого, шестого и седьмого сумматоров, при этом узел обра" зования частного содержит элементы неравнозначности, И и ИЛИ, причем первый и второй входы узла подключены к первым. входам первого и вто- рого элементов неравноэначности соответственно, третий вход узла подключен к вторым входам первого

:и второго элементов неравнозначности.и к первым входам третьего, чет,вертого, пятого, шестого седьt4DI о и восьмого элементов неравнозначности, вторые входы которых подключены к четвертому, пятому, шестому, седьмому, восьмому и девятому входам узла соответственно, первый вход первого элемента И под1056183

20 ключен к прямому выходу седьмого элемента неравнозначности, инверсный выход которого подключен к перному входу второго элемента И, второй вход которого подключен к второму входу первого элемента И и к прямому выходу четвертого элемента неравнозначности, инверсный выход которого подключен к первым входам третьего и четвертого элементов И, второй вход которого подключен к прямому выходу восьмого элемента неравнозначности, инверсный, выход которого подключен к второму входу третьего элемента И, третий вход которого подключен к третьим входам первого, второго и четвертого элементов И и к инверсному выходу второго элемента неравнозначности, прямой выход которого подключен к первым входам пятого, шестого, седьмого и восьмого элементов И, второй вход которого подключен к второму входу шестого элемента И и к инверсному выходу третьего элемента неравнозначности, прямой выход которого подключен к вторым входам пятого и седьмого элементов И, третий вход которого подключен к инверсному выбору пятого элемента неравнозначности, прямой выход которого подключен к третьему входу пятого элемента И, третий вход восьмого элемента И подключен к прямому выходу шесто- го элемента неравнозначности, инверсный выход которого подключен к третьему входу raegroro элемента И, информационные входы узла подключены к выходам девятого, десятого и одиннадцатого элементов неравнрзначности соответственно, первые входы которых подключены к дополнительному управляющему выходу узла и к прямому выходу. первого элемента неравнозначности, инверсный выход которого подключен к дополнительному управляющему выходу узла, вторые входы девятого, десятого и одиннадцатого элементов неравнозначности подключены к выходам первого, второго и третьего! элементов ИЛИ соответственно, первый вход которого подключен к первым входам, первого и второго эле- ментов ИЛИ и к выходу третьего элемента И, второй вход первого элемента ИЛИ подключен к выходу второго элемента И и к второму входу третьего элемента ИЛИ, третий вход которого подключен к выходу шестого элемента И и к второму входу второго элемента ИЛИ, третий вход которого подключен к выходу четвертого элемента И и к третьему входу первого элемента ИЛИ, четвертый вход которого подключен к выходу первого элемента И, выход седьмого элемента И подключен к четвертому.

65 входу третьего элемента ИЛИ, выход восьмого элемента И подключен к четвертому входу второго элемента ИЛИ, первый, второй, третий, четвертый,пятый, шестой, седьмой и восьмой управляющие выходы узла подключены к выходам первого, восьмого, четвертого, седьмого, шестого, второго, третьего и пятого элементов И соот-, ветственно °

На фиг. 1 приведена структурная схема устройства для деления чисел (рассматривается случай, когда число k одновременно формируемых в цикле двоичных цифр частного равно трем); на фиг. 2 — функциональная схема узла образования цифр частного на фиг 3 — функциональная схема i-го разряда первого коммутатора. устройство для деления чисел (фиг. 1) содержит сумматоры 1-7, регистры 8 и 9 делимого и делителя соответственно, регистр 10 частного с цепью однотактного сдвига информации на три двоичных разряда в направлении старших разрядов, коммутатор 11, коммутатор 12, узел 13 образования в одном цикле работы устройства трех двоичных цифр частного, вход 14 устройства (на этот вход поступают синхроимпульсы, управляющие приемом информации в регистры 8-10, а также ее сдвигом в регистре 10 частного), вход 15 знака делимого (на этот вход постоянно подается значение знакового разряда делимого) . Выход регистра 8 делимого соединен с первымивходами сумматоров 1, 2 и 4 соответственно, выход сумматора 1 соединен с первыми входами третьего ишестого сумматоров Зи 6 соответственно, выход: сумматора 2 соединен с первым входом пятого сумматора 5, выход сумматора 3 соединен с первым входом седь- . мого сумматора 7,вторые входы сумма- . торов1-7 соединены с выходом второго коммутатора 12, первый и второй входы которого соединены с прямым и инверсным выходами регистра 9 делителя: выходы регистра 8 делимого и сумматоров 1-7 соединены с входами первого коммутатора 11, выход которого соединен с входом регистра 8 делимого, вход 15 знака делимого, а также выходы 16-23 знаковых разрядов регистра 9 делителя и сумматоров 1-7 соответственно соединены с входами узла 13 образования трех двоичных цифр частного, первая группа выходох которого соединена с управляющими входами первого коммутатора 11, а вторая группа выходов соединена с входом трех младших двоичных разрядов регистра частного. Дополнительный вы1056183 ход 24 узла 13 образования трех двоичных цифр частного соединен с входом регистра 10 частного, с управляющим входом коммутатора 12 н с цепями входных переносов сумматоров 1-7.

В устройстве все регистры могут быть построены, например, на двутактных синхронных D-триггерах, а все сумматоры комбинационного типа — со сквозным либо ускоренным формированием разрядных переносов. С целью обеспечения максимально возможного быстродействия устройства в нем необходимо использовать сумматоры с ускоренным формированием разрядных ,переносов. Однако этого же быстродействия можно достичь при меньших аппаратурных затратах, если в устройстве использовать сумматоры без распространения переносов (сумматорв с сохранением переносов), организовав при этом ускоренное формирование переносов только в их знаковые разряды. Структура устройства при этом не изменяется, если предполагать, что на выходной шине каждого сумматора результат формируется в двухрядном коде (т.е. в виде двух чисел), а регистр 8 делимого имеет такую разрядность, что обеспечивает хранение промежуточных остатков в двухрядном коде.

® x»z) (x, 8> (х ® x ) (X»©. 2 - (Х1 -® Х7) °

УЪ (»,е Х17) »5 23

° (x» Î4 Х,О) (х, Ох,) (x Ä O»Ä) У4 (x» Ы х» ) (x, ©х,) ° (х О+х ) (x»g ® х»6) (,o«) У6 (x)3 9 X (x О+ (x - Е ) (x»,Q+ x2,) (O++» (x О+х ) 6 (Х 60+ Х ) - (Х 5О».Х ) ° -, Î(xр ) ° (Y + Y

1 3

Lq = (YZ 4 У> 4. Y+ Ф Х») ® (X> X»g) (О w " + 6» "т) ® (1Р »6) С помощью сумматоров 1-7 формируются результаты при всех возможных путях развития вычислительного .процесса определения трех двоичных цифр частного по алгоритму деления с восстановлением остатка, Чтобы отразить этот цепной (ветвящийся) процесс, сумматоры (фиг. 1) изображены в виде пирамиды. В первой ступени этой . пирамиды находятся сумматоры 4-7, во второй ступени сумматоры 2.и 3 и в третьей ступени пирамиды расположен первйй сумматор 1. Число ступеней пирамиды рав10 но числу одновременно формируемых в цикле двоичных цифр частного. Так, например, при значении = 5 пирамида сумматора пятиступенчатая, причем ее первая ступень должна вклю15 чать шестнадцать сумматоров.

Узел 13 образования частного (фиг. 2) содержит одиннадцать элементов неравнозначности 2Б» — 25»», восемь элементов И 261 - 268 и три элемента ИЛИ 271 — 27 . Один разряд первого коммутатора 11 (фиг. 3) содержит восемь элементов И 28» — 28 и элемент ИЛИ 29.

Узел 13 образования цифр частного формирует сигналы у» У2 у3 г ° ° °

У8, управляющие работой первого коммутатора 11, а также образует три двоичные цифры частного („,Ь

L в соответствии с алгоритмом деления с восстановлением остатка в

З0 предложении, что делимое и делитель представлены в дополнительном коде.

Формирование управляющих сигналов У» + У и цифр частного L<, L2 и L> может осуществляться, йапрй35,мер, в соответствии.со следующими логическим выражениями:

105б183

На фиг. 2 приведена функциональная схема узла 13 .образования цифр частного, работающая в соответствии с приведенными логическими выражениями. Эта схема, как и при5 веденные выше логические выра жения, не является единственной, Возможны и другие ее модификации.

Здесь, например, через У обозначен управлякщий сигнал, под действием которого коммутатор 11 осуществляет выборку результата, сфоримрованного на выходе сумматора с порядковым номером 7 (фиг. 1 ), Х, Ь обоэначает логическую переменную, равную значению знакового разряда на выходе 1б регистра 9 делителя (Х 6 = 1, если делитель отрицательный., в противном случа Х б = О), Ь, Lj соответственно старшая и младшая двбичные цифры частного из трех формируемых одновременно в цикле цифр.

10 В таблице приведены сведения, поясняющие принцип формирования узлом 13 кода L<, L2 Ly трех двоичных цифр частного.

Значение трех двоичных цифр частного, соответствующих очередному остатку

Знаки делимого и делителя не совпадают Знаки делимого и делителя совпадают

Знаки делимого и делителя совпадают

Знаки делимого и делителя не совпа дают

100 сУмматора 1

+ 100

011

+ 010

010

101

+ 110

110

001

+ 001

001

110

011 011

100 б

101

010

000

+ 111 у8 регистра делимого

000

000

000

1 регистра 10 частного записывается единица), в-третьих, образуют сиг55 налы входных переносов сумматоров 17 (когда знаки делимого и делителя совпадают, то на вторые входы сумматоров с выхода коммутатора 12 подается инверсный код делителя, а в каб0 честве входных переносов сумматоров используется сигнал логической единицы).

В устройстве с помощью суммато-ров 1-7 и коммутатора 12 производят-! I

65 ся либо только суммирования содержиI

Кроме рассмотренных функций узел 13 образования цифр частного

Формирует на своем выходе 24 сигнаX 24 H Х, 4 (Х24 = Х)5® Xt6) которые, во-первых, управляют работой коммутатора 12 (если знаки делимого и делителя не совпадают, то на вход коммутатора 12 передается прямое значение делителя, в противном случае инверсное), во-вторых, формируют знаковый разряд частного (если знаки делимого и делителя не совпадают, то в соответствующий разряд. Сигнал У поступающий на управляющий вход коммут атора 11

Результат, передаваемый на выход коммутатора 11 под действием сигнала у в качестве очередного остатка с узла

Код трех двоичыых цифр частного, соотверствующих очередному остатку

1056183

12 мой код делителя), либо только вычио-,тания из содержимого регистра 8 делимого или из результата некоторого сумматора содержимого регистра 9 делителя (на выход коммутатора .12 передается инверсный код делителя).

Суммирования осуществляются тогда, когда знаки делимого и делителя разные, в противном случае производятся вычитания. Очевидно, что в одном.цикле определения трех двоичных цифр частного только один из восьми результатов может быть правильным выбор правильного результата осуществляется с помощью управляющих сигналов У1 + V8) . По истечении времени, равного примерно времени суммирования двух п..разрядных двоичных чисел, коммутатор 11 выбирает в качестве первого остатка результат либо одного из семи сумматоров 1-7, либо содержимое регистра 8 делимого (в первом цикле при нормализированных делимом и делителе выборка содержимого регистра 8 невозможна), который с разрешения сигнала на входе 14 устройства записывается в регистр 8 делимого со сдвигом влево на один двоичный разряд. Одновременно с выборкой комммутатором 11 первого остатка и записью его в регистр 8 делимого в узле 13 образуются три наиболее старшие двоичные цифры частного в соответствии с приведенными ранее соотношениями, значения которых

35 записываются соответствующим образом в три младших двоичных разряда регистра 10 частного, после чего в нем осуществляется однотактный сдвиг информации на три двоичных

40 разряда в сторону его старших раэ» рядов. На этом первый цикл определения трех наиболее старших двоичных цифр частного заканчивается»

В исходном состоянии в регйст= ре 8 делимого хранится дополнительный код делимого Х, в регистре 9 делителя — дополнительный код делителя У, регситр 10 частного обнулен (здесь предполагается, что делимое и делитель нормализованные дроби) . Все сумматОры устройства практически начинают работать одновремейно. На выходах этих сумматоров формируются результаты при всех возможных путях развития вычислительного процесса определения трех наиболее старших двоичных цифр частного по алгоритму деления с восстановлением остатка. При этом выполняются либо только суммирования содержимого регистра 8 делимого или результата некоторого сумматора и содержимого регистра 9 делителя (на выход коммутатора 12, под действием сигнала на выходе 24 узла 13 образования цифр частного, передается прямого регистра 8 делимого или результата некоторого сумматора и содержим

ro регистра 9 делителя (если знаки делимого и делителя не совпадают), либо только вычитания из содержимо- . го регистра 8 делимого или из результата некоторого сумматора содер,жимое регистра 9 делителя (если,знаки .делимого и делителя совпадают) .

А поэтому сумматоры 1-7 можно заменить управляемыми сумматорами-вычитателями 1-7, исключив при этом иэ устройства второй коммутатор 12 (фактически же мы этим не исключаем из устройства второй коммутатор 12, а включаем его в каждый сумматор, так как сумматор-вычитатель можно рассматривать как сумматор с коммутатором на входе). Это может оказаться целесообразным при использовании в устройстве унифицированных интегральных схем, например, четырехразрядных ЛЛУ серии K 155 (интегральная схема 155 ИПЗ-выполняет наряду со сложением вычитание чисел).

На фиг. 3 показана функциональная схема i-го разряда коммутатора 11, где, например S обоэнача7 ет значение суммы на выходе i-го разряда сумматора с порядковым номером 7 (фиг. 1). На входы i-ro разряда коммутатора 11 поступают значения (i + 1)-ых разрядов сумматоров 2,3 и (i + 2)-ых разрядов сумматора 1 и регистра 8 делимого (i-ый разряд имеет более высокий вес, чем (i + 1)-ый разряд . Коммутатор 12 работает подобно коммутатору 11, однако он значительно проще и содержит в каждом разряде элемент 2И вЂ” 2ИЛИ.

Устройство для деления чисел работает следующим образом.

45 Определение других цифр частного осуществляется аналогичным образом.

После выполнения n/З.циклов в регист ре 10 частного будет сформировано й-разрядное двоичное частное. В последнем цикле работы устройства сдвиг влево информации в регистре 10 частного не производится, но, если знак частного отрицательный, выполняется

;прибавление единицы к его младшему разряду (этим осуществляется преобразование частного из обратного кода в дополнительный}. Очевидно, что для получения более точного значения частного число циклов должно быть определенным образом увеличено.

Ниже приведены два примера, поясняющие принцип работы и структурные особенности устройства. Принято, что делимое f Х(= 0,11001 и делитель у! = 0,10011. B примерах вычис1056183

0,11001

+1,01101

0,00110

1 Певрый цикл определения цифр частного (1i0,1) 1,10010 0,01100

+1 01101 +1 01101

1,11001

1,11110 0,11000

+1 01101 +1 01101

1,O7ÎÈ OO„ООТОХ

О, 1010 цифр частного +1 01101

1t101j1

1,10010

+1 01101

0,11111

1iO0100

+1 01101

О, 0001

Второй цикл определения (0,1,0) 1,01110

+1 01101

00,11011

0,101.00

+1 01101

O I 00001

0,11100 1,10110

+1 01101 +1 01101

0,01001 1,00011

1,01000

+1 01101

0,iO7Oi

О, 00100 (здесь знаковый разряд заключен в квадратик).

Пример 2.. XCO, У(0.

Первый цикл 1,00111 определения цифр частного +0 10011

1,11010 (0,1,0) 1,20100

+О 10011

0,00111

О, 01110

+0 10011

1,00001

0,01110

+0 10011

c======

1,00001

0,00010

+О 10011

0,10101

0 i 11100

+0O,10011

1 01111 ления расположены подобно тому, как размещены сумматоры на структурной схеме устройства (фиг. 1) . Из приведенных примеров видно, что при делении одних и тех же чисел с разными знаками правильный вычислитель-. ный процесс развивается в одном и том же направлении. Использование в устройстве для деления чисел в

B регистре 10 будет сформировано частное Ь = QO 1,01010, а в регистре 8 делимого - остаток R =0,00100

Пример 2 . Х<0, Y >О.

Второй цикл определения цифр частного дополнительном коде алгоритма с вос становлением остатка имеет в некоторых случаях существенное преимущество, так как остаток и частное всегда формируются правильно и не требуется их дополнительная коррекция.

П ри ме р 1. Хр0, У О.

1,01000

+О 10011

1,11011

1,10110

+О 10011

0,01001

1056183

1,01100

+О 10011 с

0 11000

+0 10011 с

1,01011

В.регистре 10 будет сформировайо частное Ь = (1) 0,10110, а в регистре 8 делимого — остаток R = 1,11100.

Таким образом, предлагаемое устройство примерно в с раэ (= 2, 3,4,5,6,...) имеет более высокое быстродействие, чем известное. Это достигается тем, что в предлагаемом устройстве в каждом цикле его работы формируется к двоичных цифр част0 10010

+О 10011 с

1,00101

0,01010

+О 10011

0,11101

1,00100

+О 10011

А

1, 10111 с ,11100 о ного, в то время как в известном только одна двоичная цифра частного.

Длительность же Цикла работы данного устройства примерно такая же, как и в известном, так как в нем все сумматоры практически начинают работать одновременно. Кроме того, оно имеет более широкую область применения, так как позволяет организовать деление чисел в дополнительном коде.

1056183

Х

Х1к

>iq

1 &

z &

S1

Составитель В. Кайданов

Техред Л.Микеш Корректор А.Ильин

Редактор A.Êîýoðèç

Заказ 9307/42 Тираж 706 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4

Sg

Ф уБ

Jj

Уг

Ур

У .

Уу

Ур

Ур 8