Запоминающее устройство

Запоминающее устройство

Иллюстрации

Показать все

Реферат

 

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее накопители информации, входы которых подключены к выходам адресного блока, дешифратора, регистра команд и блока ввода информации, 5 / .:. j t i входы которых являются адресными, управляющими и информационнйг-ш входами устройства,, а выходы накопителей информации соединены с одними из входов блока вывода информации, выходы которого являются информационными выходами устройства, о т л и ч а ю щ е ее я тем, что, с целью упрощения устройства и повьш ения его надежности за счет обнаружения етиибок, в нем выходы блока ввода информации соединены с другими входами блока вывода информации , а также введен блок анализа информации , входы которого подключены к информационным входам и выходам устройства , а выход является управляющим выходом устройства..

СООЗ СО8ЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) Ы59 4 11 С 11 00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

f !

ОПИСАНИЕ ИЗОБРЕТЕНИЯ—

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ сх (21) 3484638/18-24 (22) 17 ° 08. 82 (46) 23.11. 83. Вюл. Р 43 (72) Ю.Г.Востанджян, A.Ï.Æèãàëîâ, Т.П.1."лючевич и Д.Е.Перельмутер (53) 681.327.6(088.8) (56) 1. Патент CfrlA Р 3967251, кл. 340-172.5, опублик. 1976;

2, Полупроводниковые запоминающие устройства.- N., "Радио и связь", 1981, с. 103-123 (прототип). (54) (57) 1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее накопители и нформаци и „ входы которых подключены к выходам адресного блока, дешифратора, регистра команд и блока ввода информации, входы которых являются адресными, управляющими и информационными входами устройства, а выходы накопителей информации соединены с одними иэ входов блока вывода информации, выходы. которого являются информационными выходами устройства, о т л и ч а ю Ш е е с я тем, что, с целью упрощения устройства и повышения его надежности за счет обнаружения ошибок, в нем выходы блока ввода информации соединены с другими входами блока вывода информации, а также введен блок анализа информации, входы которого подключены к информационным входам и выходам устройстВа,а выход является управляющим выходом устройства,.

Ф ф

1056266 мента НЕ.

2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок анали,за информации содержит элементы HE .и элементы И-НЕ, причем выходы первого и второго элементов И-НЕ подключены к входам третьего элемента И-НЕ, выход которого является выходом бло, ка, первые входы первого и второго элементов И-НЕ соединены с выходами

Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах (ЗУ) .

Известно ЗУ, содержащее в каждом разряде выходной формирователь, мик росхемы памяти, буферные элементы, выходы которых соединены с соответствующими входами микросхем памяти, выходы которых объединены между собой и соединены с входом выходно- .19

ro формирователя (1), Это устройство недостаточно надежно, поскольку воз)ложна запись ложной информации при неисправностях информационных цепей записи и возможно обращение на чтение при неисправных информационных цепях считывания.

Наиболее близким техническим решением к изобретению является Зу,каждый разряд которого включает микросхемы памяти, буферные элементы адреса, буферный элемент команды, дешифратор выборки, выходы которого соединены с входами выборкн микросхем памяти, одноименные входы адреса которых объединены между собой и соединены с выходами буферных элементов адреса, входы команды микросхем памяти объединены между собой и соединены с выходом буферного элемента команды, выходной буферный элемент, входной буферный элемент, выход которого соединен с объединенны- . ми между собой информаЦионными входами микросхем памяти, выходы которых 35 объединены между собой и соединены с входом выходного буферного элемента (Ц .

Такое ЗУ также недостаточно на- 40 дежно, поскольку возможна запись ложной информации при неисправных информационных цепях записи .и возможно обращение на чтение при уже и исправных информационных цепях 45 считывания.

Для построения ЗУ большой емкости наращиванием однотипных ЗУ иногда используется последовательное соедипервого и второго элементов НЕ соответственно, второй вход первого элемента И-НЕ и вход второго элемента НЕ объединены и являются одним

Из яХопоВ блока . дпэчгим Sxnпом котооого является объединенные второй вход второго элемента И-НЕ и вход первого эленение ЗУ. Адресные и командные сигналы подаются на все ЗУ параллельно, а одноименные разряды всех Зу соеди— няются поСледовательно. В режиме записи записываемая информация подается на информационные входы первого ЗУ. В режиме чтения считанная информация снимается с информационных выходов последнего ЗУ. Выбор нужного ЗУ осуществляется с помощью специального дешифратора, управляемого старшими разрядами регистра адреса.

В такой системе в каждом невыбранном ЗУ обеспечивается трансляция сигналов с информационных входов на информационные выходы, а в выбранном

ЗУ организуется поступление считанных сигналов в общую цепь прохождения информации.;

Недостатком указанного ЭУ большой емкости являются большие затраты оборудования для организации трансляции сигналов с информационных входов на информационные выходы ЗУ и для организации поступления считанных сигналов в общую цепь прохождения информации.

Целью изобретения является упрощение устройства и повышение его надежности за счет обнаружения ошибок.

Поставленная цель достигается тем, что в запоминающем устройстве, содержащем накопители информации, входы которых подключены к выхода л адресного блока, дешифратора, регистра команд и блока ввода информации, входы которых являются адрес" ными, управляющими и информационными входами устройства, а выходы накопителей информации соединены с одними из входов блока вывода информации, выходы которого являются информационными выходами устройства, выходы блока ввода информации соединены с другими входами блока вывода информации, при этом в устройство введен блок анализа информации, входы которого подключены к информационным входам и выходам устройства, а выход

1056266 является управляющим выходом устройства.

Кроме того, блок анализа информации содержит элементы НЕ и элементы

И-НЕ, причем выходы первого и второго элементов И-НЕ подключены к 5 входам третьего элемента И-НЕ, выход которого является выходом блока, первые входы первого и второго элементов И-НЕ соединены с выходами первого и второго элементов НЕ со- 10 ответственно, второй вход первого элемента И-HE и вход второго элемента НЕ объединены и являются одним из входов блока, другим входом которого являются объединенные второй вход !5 второго элемента И-НЕ и вход первого элемента НЕ.

На фиг. 1 изображена функциональная схема ЗУ; на фиг. 2 — то же,. блока анализа информации. 20

Устройство (фиг, 1) содержит накопители . информации, выполненные на микросхемах 1 и 2 памяти, с адресными 3-6,, командными 7 и 8 и информационными 9 и 10 входами, входами 11 и 12 выборки и выходами 13 и 14, адресный блок, состоящий из буферных элементов 15 и 16 адреса,. регистр 17 команд, блок вывода информации, выполненный в виде элемента

И-НЕ 18 и имеющий входы 19 и 20, блок ввода информации, выполненный в виде элемента НЕ 21, дешифратор 22 и блок 23 анализа информации с входами 24 и 25.

Несколько таких устройств {фиг.1) входят в состав многоразрядного накопителя. В свою очередь, несколько многоразрядных накопителей могут обеспечить наращивание информационного объема ЗУ до требуемой величины.40

Блок 23 содержит первый 26 и второй 27 элемент НЕ, первый элемент

И-НЕ 28 с входами 29 и 30, второй элемент И-НЕ 31 с входами 32 и 33 и третий элемент И-HE 34 с входами 35 45 и 36.

Устройство работает в трех режимах: "Запись", "Чтение" и "Хранение".

В режи<ле "Запись" на адресные входы буферных элементов 15 и 16 и 50 дешифратора 22 поступает адресный код, на управляющий вход дешифратора 22 поступает сигнал. разрешения выборки, на вход регистра 17 поступает сигнал записи, а на вход эле- 55 мента 21 — записывается информация, которая может быть представлена низ <им или высоким уровнем. Запись информации происходит в ту микросхему 1 или 2 памяти, на входе 11 или 12 которой находится разрешающий потенциал с одного из выходов дешифратора 22.

В режиме "Запись" на входе 19 элемента И-НЕ 18 всегда находится высокий уровень с выходов 13 и 14 65 микросхем 1 и 2 памяти, разрешакаций прохождение сигнала, поступившего на его вход 20, Инвертированный сигвыхода элемента И-НЕ 18 посТупает на вход 24 блока 23, поэтому на входах 24 и 25 блока 23 при испРавных разрядных цепях всегда имеются одинаковые уровни, а на информационном выходе устройства всегда имеется тот же уровень, что и на его информационном входе, т; е. в режиме записи обеспечивается трансляция через ЗУ входной информации.

Пусть на входах 24 и 25 блока 23 находятся высокие уровни, которые поступают на входы элементов НЕ 26 и 27, а также. на входы 29 и 33 элементов И-НЕ 28 и 31. На выходах элементов HE 26 и 27 имеются низкие уровни, которые поступают на.входы

30 и 32 элементов И-НЕ 28 и 31 и независимо от уровней на входах 29 и 33 тех же элементов создают на их выходах высокие уровни. При совпадении высоких уровней на входах 35 и 36 зле лента И-НЕ 34 на его выходе имеется низкий уровень.

Пусть на входах 24 и 25 блока 23 находятся низкие уровни. Иожно показать, что на выходе блока будет также низкий уровень.

Если входная информация представлена низким уровнем, то при неисправности элемента HE.21 и цепи на его выходе на выходе блока 23 находится высокий уровень, сигнализирующий о неисправности цепей записи.

Неисправности элемента НЕ 21 и цепи на его выходе, создающие постоянный низкий уровень на входе. 24 блока 23 приводят к совпадению сигналов на входах 24 и 25 блока 23 н, следовательно, к отсутствию сигнала сбоя.

Однако запись информации происходит правильно, так как неисправности не вызывают изменения информации на информационных входах 9 и 10 микросхем 1 и 2 памяти.

Если входная информация представлена высоким уровнем то неисправности элемента НЕ 21 и цепи на его выходе, создающие постоянный высокий уровень на входе 24 блоха 23, гриводят к совпадению сигналов на входах 24 и 25 блока 23 и, следовательно, к отсутствию сигнала сбоя. Однако происходит запись верной информации, так как неисправности не вызывают изменения информации на информационных входах 9 и 10 микросхем 1 и 2 памяти.

Неисправности элемента НЕ 21 и цепи на его выходе, создающие посто-янный низкий уровень на входе 24 ,блока 23, приводят к несовпадению сигналов на входах 24 и 25 блока 23.

1056266

Низкий уровень, поступающий на вход 24 блока 23, приводит к появлению на выходе элемента НЕ;27 высокого уровня, который поступает на вход

32 элемента И-НЕ 31. Совпадение на входах 32 и 33 элемента И-НЕ 31 5 высоких уровней приводит к появлению на его выходе низкого уровня, который поступает на вход 36 элемента

И-НЕ .34. Независимо от уровня сигнала на входе 35 этого элемента на его выходе имеется высокий уровень, сигнализиругащггй о неисправности цепей записи.

Неисправности элемента И-НЕ 18 или цепи на его выходе, которые создают несовпадение сигналов на входах 24 и 25 блока 23, приводят к выработке сигнала сбоя. Однако во всех случаях происходит запись верйой информации, а сигнал сбоя указывает на неисправность цепей считывания.

Для более полного контроля разрядных цепей в цикле записи можно после записи информации в том же цикле изменить входной уровень на инверсный и дополнительно проконтролировать acro разрядную цепь, но уже без подачи управляющего сигнала дешифратора 22, т.е. без записи новой 3О инфорглации.

В режиме "Чтение" на адресные входы буферных элементов 15 и 16 дешифратора 22 поступает адресный код, на управляющий вход дешифратора 22 поступает сигнал разрешения выборки, на вход регистра 17 поступает сигнал чтения.

Чтение информации происходит из той микросхемы 1 или 2 памяти, íà 4О входе 11.или 12 которой имеется разрешающий сигнал с одного из выходов дешифратора 22. Считанная информация .в зависиглости от выбранной микросхемы 1 или 2 памяти появляется на вы- 45 ходе 13 или 14 и поступает на вход

19 элемента И-НЕ 18.

Так как считанная информация может быть представлена низким или высоким уровнем, то для того, чтобы потенциал на входе 20 элегггента И-НЕ. .18 не влиял на прохождение считанного сигнала, он должен быть высокиг, для чего на вход элемента НЕ 21 в режиме чтения необходимо подать низкий уровень, который через элемент

HE 21 поступает на вход 20 элемента И-HЕ 18.

Ila a a a 24 rr 25 оКа 23 »огут быть разные уровни, т.е. выдается сигнал сбоя, однако в режиме . 6О

"Чтение" он должен игнорироваться.

При последовательном соединении нескольких ЗУ считанная информация может поступить на вход элемента

НЕ 21 с другого ЗУ, тогда эта ин- 65 формация проходит с входа на выход данного Зу аналогично тому, как в режиме "Запись", так как при отсутствии обращения к данному ЗУ на выходах 13 и 14 микросхем 1 и 2 памяти ггглеются высокие уровни.

В режиме "Хранение" на адресные входы буферных элементов 15 и 16 и дешифратора 22, на вход регистра 17 команд можно подать любые уровни.

Дешифратор 22 не должен выдавать разрешагфций уровень, чтобы не было обращениЫ в какой-либо микросхеме 1 и 2 памяти, Это достигается тем, что не подается сигнал разрешения на управляющий вход дешифратора 22.

Уровень, поступивший на вход 25 блока 23 и на вход элемента НЕ 21, проходит через этот элемент и поступает на вход 20 элемента И-НЕ 18, Та« как в этом режиме нет обращения к накопителю, то на выходах 13 и 14 микросхем 1 и 2 памяти имеется высокий уровень, который разрешает прохождение сигнала с входа 20 элемента

И-HE 18 на его.выход, а оттуда на вход 24 блока 23, т.е. в режиме

"Хранение" возгложен контроль всей разрядной цепи так же как и в режиме Запись".

Технико-экономический эффект предлагаемого устройства по сравнению с известным заключается в повышении надежности устройства, упрощении диагностики и экономий оборудования.

Предлагаемое устройство обладает более высокой надежностью, так как введен контроль записываемой ин» формации и информационных цепей записи вплоть до информационных входов микросхем памяти, введен контроль информационных цепей считывания а цикле записи.

Использование предлагаемого ЗУ в вычислительной системе позволяет: ввести контроль иггформационных цепей записи и считывания без обращения Зу на запись или считывание, т.е. в режиме хранения информации, . подавая разные уровни на информационные входы и контролируя сигналы на информационных выходах; многократной записью информации в случае сбоя или отказа отделить сбой от отказа, так как случайный сбой при повторной записи не повторится.

В случае использования в процессоре кода Хэмминга предлагаемое устройство позволяет отличить неисправность или сбой элементов.хранения информации от неисправностей информационных цепей записи и считывания, что значительно упрощает диагностику и поиск неисправностей.

Фиг.2

Составитель В. Рудаков

Редактор В. Данко Техред A.Áàáèíåö, 1<орректор С. Шекмар

Заказ 9315/46 Тираж 594 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Предлагаемое устройство дает экономию в оборудовании, так как . .прохождение сигналов с информационных входов на информационные выходы

ЗУ в обход микросхем памяти, но с использованием всего электронного обрампения информационного тракта

ЗУ, позволяет без затрат оборудова1056266 8 ния осуществить последовательное соединение одноименных разрядов

ЗУ с целью наращивания объема ЗУ, Выбор одного из нескольких последо1 ательно соединенных ЗУ осуществлятся подачей сигнала стробирования на входы стробирования дешифраторов выборки нужного ЗУ.