Ассоциативный процессорный элемент

Ассоциативный процессорный элемент

Иллюстрации

Показать все

Реферат

 

АССОЦИАТИВНЫЙ ПРОЦЕССОРНЬП ЭЛЕМ1::НТ, содержащий две группы ячеек памяти, входы разрешения записи прямого кода ячеек памяти первой группы соединены с выходом первого элемента И, входы разрешения записи инверсного кода соединены с выходом второго элемента И, входы разрешения считывания соединены с выходом третьего элемента И, первые входы первого и второго элементов И подсоединены к первому входу ассоциативного процессорного элемента, первый вход третьего элемента И является вторым входом ассоциативного процессорного элемента, вторые входы первого и третьего элементов И соединены с первым выходом полусумматора , второй вход второго элемента И соединен с вторым выходом полусумматора , первый и второй которого соединены соответственно с выхо-. дами ячеек памяти первой и второй i групп, отличающийся тем, что, с целью сокраг(ения оборудова (Л ния, он содержит триггер, управляющий вход которого подсоединен к пер;вому входу ассоциативного процессорного элемента, инсЪормационный вход триггера соединен с вьпсодами ячеек памяти первой группы, выход триггера соединен с входом разрешения записи ячеек памяти второй группы. ел со : 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (П) А

Зсм С 06 F 7/00 l

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3495520/18-24 (22) 29.09.82 (46) 30.!1.83. Бюп. 11 44 (72) Б.В. Винников, И.Л. Кайтанников и Г.А. Никитин (71) Челябинский политехнический институт им. Ленинского комсомола (53) 681.325,65(088..8) (56) 1. Медведев И.Л., Прангишвили И.В., Чудин А.А. Многопроцессорные вычислительные системы с перестраиваемой структурой. M. Препринт/ИПУ АН СССР, 1975, с. 41-43, рис. 13.

2. Авторское свидетельство СССР.

Ф 700863, кл. Cj l6 F 7/00, 1978 (прототип). (54)(57) АССОЦИАТИВНЫ11 ПРОЦЕССОРНЫЙ

ЭЛВМЕНТ, содержащий две группы ячеек памяти, входы разрешения записи прямого кода ячеек памяти первой

1 группы соединены с выходом первого элемента И, входы разрешения записи инверсного кода соединены с выходом второго элемента И, входы разрешения считывания соединены с выходом третьего элемента И, первые входы первого и второго элементов И подсоединены к первому входу ассоциативного процессорного элемента, первый вход третьего элемента И является вторым входом ассоциативного процессорного элемента, вторые входы первого и третьего элементов И соединены с первым выходом полусумматора, второй вход второго элемента И соединен с вторым выходом полусумма-! тора, первый и второй входы которо го соединены соответственно с выхо-. дами ячеек памяти первой и второй групп, о т л и ч а и шийся тем, что, с целью сократ(ения оборудования, он содержит триггер. управляющий вход которого подсоединен к пер,вому входу ассоциативного процессорного элемента, информационный вход триггера соединен с выходами ячеек памяти первой группы, выход триггера соединен с входом разрешения записи ячеек памяти второй группы.

I057938

Изобретение относится к вычислительной технике и может быть использовано при построении параллельных процессоров и однородных вычислительных систем, предназначенных для групповой обработки массивов индюрмации.

Известен процессорный элемент, содержащий последовательность одноразрядных ячеек ассоциативной памяти, объединенных горизонтальными шинами разрешения записи и разрешения считывания информации, а также шиной совпадения содержимого этих ячеек с кодом опроса (lj, 35

Недостатком процессорного элемента является низкое быстродействие при выполнении ариАметических и ло1

i ических операций.

Наиболее близким по технической сущности к предлагаемому является элемент, совокупность ячеек ассоциативной памяти которого разделяется на две группы, выходы совпадения ячеек каждой из которых объединяют- 25 ся раздельными шинами совпадения, подключенными к входам одноразрядного сумматора, третий вход которого соединен с выходом переноса сумматора, входы, разрешения считывания, разрешения записи прямого кода записи и разрешения записи инверсного кода записи всех ячеек ассоциативной памяти подключены через конъюнкторы соответственно к прямому и инверсному выходам суммы сумматора.

Данный элемент работает следующим образом, В первую и вторую группы ячеек памяти записываются соответственно первый и второй операнды.

При выполнении команды Опрос-за40 пись" и подаче единичных сигналов на входы опроса незамаскированнык разрядов операндов и на вход записи ячейки результата на прямом выходе . суммагора Аормируется сигнал, рав45 ный результату суммирования разрядов операндов и переноса из предыдущего разряда. единичный сигнал на прямом выходе 50 сумматора позволяет записать в ячейку результата единичный результат суммирования, а сигнал на инверсном выходе - нулевой результат суммирования. Результат одноразрядной one- 55 рации может быть сформирован и запи-. сан как в свободную зону, так и зону одного из операндов за один такт опроса-записи беэ предварительной обработки зоны резудьтата, т.е. с

I предельным поразрядным алгоритмичес-, ким быстродействием $2) .

Недостатком процессорного элемен-. та является необходимость размещения складываемых операндов в разных эо нах.

Цепь изобретения — сокращение оборудования.

Поставленная цель достигается тем, что ассоциативный процессорный элемент, содержащий две группы ячеек памяти, входы разрешения записи прямого кода ячеек памяти первой группы соединены с выходом первого элемента И„ входы разрешения записи инверсного кода соединены с выходом второго элемента И, входы разрешения считывания соединены с выходом третьего элемента И, первые входы первого и второго элементов И подсоединены к первому входу ассоциативного процессорного элемента, первый вход третьего элемента И является вторым входом ассоциативного процессорного элемента, вторые входы первого и третьего элементов И соединены с первым выходом полусумматора, второй вход второго элемента И соеди" нен с вторым выходом полусумматора, первый и второй входы которого соединены соответственно с выходами ячеек памяти первой и второй групп, содержит триггер, управляющий вход ко торого подсоединен к первому входу ассоциативного процессорного элемен" та, информационный вход триггера соединен с выходами ячеек памяти первой группы, выход триггера соединен с входом разрешения записи ячеек памяти второй группы.

На чертеже изображена схема ассо" циативного процессорного элемента, Элемент содержит группы 1 и 2 ячеек 3 памяти, полусумматор 4, триггер 5, элементы И 6-8.

Ассоциативный процессорный элемент работает. следующим образом, В первую группу ячеек 3 записывается первый операнд А. На входы опроса ячеек памяти этой группы подается второй операнд В, на входы записи — единичные значения. Принцип обработки последовательно-поразрядный, вследствие этого все разряди, кроме одного, замаскированы как по опросу, так и по записи. На вход

1057938

° I

1 О 1

О 1

1 О О

1 О.

О 1

1 О l опроса ячейки переноса P подается ну.—. левое значение, на вход записи " соответствующий, не маскируемый, разряд операнда 8-b.

В таблице показана истинность одноразрядного сложения, Опрос разряда P производится по

"О", а на входы записи ячеек суммы и переноса подаются соответственно единичный сигнал и значение немас.кируемого разряда операнда В. а )

О О О О О

О О 1:1 О

l l О О 1

1 1 1 1 1

О 1 О 1 0

При совпадении значений а и b на входе полусумматора 4, соединенном с выходами ячеек памяти первой группы, будет единичный сигнал, а иа выходе совпадения ячейки переноса (на втором входе полусумматора) единичное значение будет при Р А. В этом случае на прямом выходе полусумматора будет нулевое значение, на инверсном и на выходе триггера 5— единичные значения, что обеспечит . запись О в ячейку результата и за-. пись значений Ь в ячейку переноса.

В случае P=l на выходе совпадения ячейки переноса будет нулевое значение, что обеспечит единичное.значение сигнала на прямом выходе полу-, сумматора н запись "1" в разряд ре5 зультата.

В случае несовпадения значений а и Ь на первом входе полусумматора 4 будет нулевое значение сигнала, а на втором входе полусумматора

10 в зависимости от значения Р будет единичное (P=0) или нулевое (Р=l), В первом случае с прямого выхода полусумматора на вход разрешения записи прямого кода ячейки результата поступит единичный сигнал, что обеспечит запись единичного значе, .ния в разряд суммы, во втором случае — единичный сигнал поступит с инверсного выхода полусумматора 4

20 на вход разрешения записи инверсного кода, что обеспечит запись нулевого значения в разряд результата, В обоих случаях на выходе триггера 5 отсутствует единичный сигнал — содержимое ячейки переноса остается без изменения, Таким образом, результат одноразрядной операции может быть сдюрмирован и записан в зону результата одной

30 командой опроса-записи, т.е. с предельным алгоритмическим .быстродействием, причем второй операнд подается непосредственно на входы опроса ячеек памяти, хранящих значение первого операнда, т.е, для его размещения не требуется зоны ассоциативной памяти.

Применение предлагаемого ассоциативного процессорного элемента щ позволяет сократить на 307, разрядность специализированного ассоциативного решающего поля вследствие экономичного выполнения операций типа "вектор-скаляр", 1О.") 79 38

РНИИПИ Заказ 9464/5! Тираж 706 Подписное

Филиал ППП "Патент", r. Ужгород, ул, Проектная, 4