Устройство для вычисления функции @ =2 @

Устройство для вычисления функции @ =2 @

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„80„„10 7 42 А

З(51) 6 06 Г 7/552

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМ .Ф СВИДЕТЕЛЬСТВУ (21) 3352442/18-24 (22) 02.07.81 (46) 30, 1 l . 83. Бюл. № 44 (72) Ю.А.Хаскин, Д.Ф.Гайдай и И.И.Лукьянчук (53) 681.325(088.8} (56) 1. Авторское свидетельство СССР № 728126, кл. G 06 F 7/552, 1978.

2. Авторское свидетельство СССР № 744556, кл. G 06 F 7/552, 1978 (прототип). ход которого соединен с первым входом,второго элемента ИЛИ, второй вход которого соединен с выходом трет,era элемента И, выходы элементов

ИЛИ соединены с выходом признака масштабирования устройства, вход первого элемента НЕ соединен с выходом знака второго регистра, вход задания знака устройства соединен с вторым и четвертым разрядами первой группы входов второго сумматора и третьим разрядом второй группы входов первого сумматора блока управления, первые входы элементов И и вход второго элемента НЕ соединены с первым входом задания режима устройства, второй вход задания режима которого соединен с вторыми входами элементов И, первый выход второго регистра соединен с третьим входом первого элемента И и первым разрядом второй группы входов второго сумматора блока управления, второй разряд второй группы входов которого соединен с вторым разрядным выходом второго регистра, четвертым входом первого и третьим входом второго элементов И, пятый и четвертый входы которых соединены соответственно с тре. тьим и четвертым разрядными выходами второго регистра и третьим и четвертым разрядами второй группы входов второго сумматора блока управления, пятый разрядный выход второго регистра аргумента устройства соединен с третьим входом третьего элемента И, входы мантиссы и порядка аргумента устройства соединены с первыми входами сумматоров по модулю два группы, вторые входы которых соединены с входом знака аргумента (54) (57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

ФУНЩИИ у=2, содержащее три регих стра, первый сумматор, первый блок памяти, блок управления и сдвигатель, причем выход первого сумматора соединен с информационным входом первого регистра, о т л и ч а ю щ е— е с я тем, что, с целью повышения быстродействия, в него введены дешифратор, второй блок памяти, группа сумматоров по модулю два и второй сумматор, причем блок управления содержит три элемента И, два элемента НЕ, два элемента ИЛИ, два сумматора и группу сумматоров по модулю два, выходы которых соединены с первой группой входов первого сумматора, первый, второй и четвертый разряды второй группы входов которого соединены с выходом первого элемента HE и первыми входами сумматоров по модулю два группы, вторые входы которых соединены с выходами второго сумматора, первый и третий разряды первой группы входов которого соединены с выходом яервого элемента ИЛИ, входы которого соединены с выходами первого и второго элементов И и второго элемента НЕ, выОПИСАНИЕ ИЗОБРЕТЕНИЯ устройства, выходы сумматоров по модулю два группы соединены с первым информационным входом первого блока памяти и информационным входом второго регистра,, входы синхронизации всех регистров соединены с входом тактовых импульсов устройства, выход дешифратора соединен с информаци- . онным входом третьего регистра и вторым информационным входом первого блока памяти, третий информационный вход которого соединен с входом задания знака устройства и первым информационным входом второго блока памяти, выход первого блока памяти соединен с первой группой входов первого сумматора, входы младших разрядов второй группы которого сое,динены с выходами сумматоров по модулю два группы, входы старших раз1057942 рядов второй группы первого сумматора соединены с входом задания знака устройства, выход первого регистра соединен с первой группой входов второго сумматора, вторая группа входов которого соединена с выходом второго бпока памяти, второй информационный вход которого соединен с выходом третьего регистра,, третий информационный вход второго блока памяти соединен с выходом второго регистра, выход второго сумматора соединен с информационным входом младших разрядов сдвигателя, вход старшего разряда которого соединен с входом задания знака устройства, уп, равляюший вход сдвигателя соединен с выхода первого сумматора блока управления,выход сдвигателя соединен с выходом кода результата устройства.

Устройство относится к вычислительной технике и может быть использовано в цифровых устройствах фильтрации сигналов.

Известно устройство для вычисления показательных функций, содержащее регистр аргумента, накопитель, состоящий из П сдвигающих регистров, блок умножения, (и+1} элементов И и блок выборки информации, выходы блока управления соединены с входами блока умножения, входами управления сдвигающих регистров накопителя, входом блока выборки информации, выходы блока выборки соединены с входами блока умножения, входы сдвигающих регистров являются входами усъройства, а выходы через элементы И соединены с входами блока выборки 11) .

Недостатком устройства является ограниченное быстродействие, обусловленное последовательным рекурсивным методом выполнения вычислительных операций.

Наиболее близким по технической сущности к предлагаемому является устройство для возведения в степень, содержащее регистр операнда, регистры промежуточных и окончательных результатов, сумматор, блок управ25

30 триггеров цифр результата, другие входы которых подключены к первому выходу блока управления, входы которого соединены с выходами триггеров цифр результата, а также с управля-. ющими входами счетчика и регистра операнда, выхоДы распределителя сигI

2 ления, причем входы регистров промежуточных результатов подключены к выходам сумматора, первая группа входов которого подключена к выходам регистров промежуточных результатов, первый выход блока управления нодключен к управляющим входам сдвига регистров окончательных и промежуточных результатов, счетчик, сдвига1О тель, распределитель сигналов, кодопреобразов,атель и .триггеры цифр peI зультатов, выходы счетчика подключены к входам регистров окончательных результатов, выходы которых под15 ключены к входам счетчика, а также к входам сдвигателя, вторая группа входов сумматора подключена к выходам регистра операнда, а третья группа . входов - к выходам сдвигателя, выходы прямых и инверсных значений трех старших разрядов сумматора подключены к входам кодопреобразователя, первый и второй входы которого соединены с входами первого и второго

1057942 йалов подключены к входам младших разрядов регистра операнда и к управляющим входам сдвигателя, входные шины устройства подключены к управляющим входам сдвигателя и регистра 5 операнда, второй выход блока управления соединен с управляющими входа" ми регистра операнда и распределителя сигналов, остальные 2 выходов блока управления подключены к выход- 10 ным шинам устройства (2g .

50

Недостаток известного устройства заключается в ограниченном быстродействии, обусловленном последовательным рекурсивным характером вычислений.

Цель изобретения — повышение бы- ° стродействия.

Поставленная цель достигается тем, что в устройство для вычисления функции у=2", содержащее три регистра, первый сумматор, первый .блок памяти, блок управления и сдвигатель, причем выход первого сумма- 25 тора соединен с информационным входом первого регистра, дополнительно введены дешифратор, второй блок памяти, группа сумматоров по модулю два и второй сумматор, причем блок управ30 ления содержит tpH элемента И, два элемента НЕ, два элемента ИЛИ, два сумматора и группу сумматоров по модулю два, выходы которых соединены с первой группой входов первого сумматора, первый, второй и четвер35 тый разряды второй группы входов ко- . торого соединены с выходом первого элемента НЕ и первыми входами сумматоров по модулю два группы вто.40 рые входы которых соединены с выходами второго сумматора, первый и третий разряды первой группы входов которого соединены с выходом первого элемента ИЛИ, входы которого соеди45 нены с выходами первого и второго элементов И и второго элемента НЕ, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, выходы элементов ИЛИ соединены с выходом признака масштабирования устройства, вход первого элемента НЕ соединен с выходом знака второго регистра, вход задания знака ус-ройства соединен с вторым и четвертым разрядами первой группы входов второго сумматора и третьим разрядом второй группы входов первого сумматора блока управления, первые входы элементов И и. вход второго элемента НЕ соединены с первым входом задания режима устройства, второй вход задания режима которого соединен с вторыми входами элементов И, первый вход второго регистра соединен с третьим входом первого элемента И и первым разрядом второй группы входов второго сумматора блока управления, второй разояд второй группы входов которого соединен с вторым разрядным выходом второго регистра, четвертым входом первого и третьим входом второго элементов И, пятый и четвертый входы которых соединены соответственно с третьим и четвертым разряд ными выходами второго регистра и третьим и четвертым разрядами второй группы вхоДов второго сумматора блока управления, пятый разрядный выход второго регистра аргумента устройства соединен с третьим входом третьего элемента И, входы мантиссы и порядка аргумента устройства соединены с первыми входами сумматоров по модулю два группы, вторые входы которых соединеньг с входом знака аргумента устройства, выходы сумматоров по модулю два группы соединены с первым информационным входом первого блока памяти и информационным входом второго регистра, входы синхронизации всех регистров соединены с входом тактовых импульсов устройства, выход дешифратора соединен с информацибнным вхо.дом третьего регистра и вторым информационным входом первого блока памяти, третий информационный вход которого соединен с входом задания знака устройства и первым информационным входом второго блока памяти, выход первого блока памяти соединен с первой группой входов первого сумматора, входы младших разрядов второй группы которого соединены с выходами сумматоров по модулю два группы, входы старших .разрядов второй группы первого сумматора соединены с входом задания .знака устройства, выход первого регистра соединен с первой группой входов второго сумматора, вторая группа входов которого соединена с выходом второго блока памяти, второй информационный вход которого соединен с выходом третьего

„ регистра, третий информационный

5 1057942 вход второго блока памяти соединен с . выходом второго регистра, выход второго сумматора соединен с информационным входом младших разрядов сдвигателя, вход старшего разряда которого соединен с входом задания знака устройства, управляющий вход сдвигателя соединен с выходом первого сумматора блока управления, выход сдвигателя соединен с выходом кода ре- 10 эультата устройства.

На фиг. I представлена блок-схема устройства; на фнг. 2 — схема блока управления.

Устройство для вычисления функции»5 у 2" содержит сдвигатель I блок 2 управления. сумматор 3, блок 4 памяти, регистры 5-7, сумматор 8 группу сумматоров.9 по модулю два, дешифра,тор 10, блок 11 памяти. Блок управ- . ления содержит сумматор 12, группу сумматоров 13 по модулю два, сумматор 14, элементы ИЛИ 15 и 16, эле» мент НЕ 17, элементы И 18 и )9, элемент НЕ 20 и элемент И 21.

Устройство работает следующим об-, разом, На информационные входы устройства поступает 15-разрядный обратный двоичный код.числа Х, причем пять разрядов П,...,П» представляют порядок (целочисленную часть Х) и десять разрядов М»„,...,М» — мантиссу (дробную часть Х). Знак числа

Х подается по отдельной шине на 16-й

35 информационный вход устройства, при этом "+" представляется логическим нулем, а "-" — единицей. Код Х про ходит через сумматор 9 по модулю два, инвертируясь, если знак Х отрицателен, порядок и знак Х поступают на вход регистра 7, а мантисса — на группу блоков, производящих вычисления.по формулам м-1=У+У +У где М -. код Х мантиссы числа;

Z - преобразованный код мантиссы М, в котором два старших разряда, следующих непосредственно после запятой, за- 50 менены нулями: М=О,ООМ8Му,.

М,, (2)

Y» - код первой поправки: (1) 45 у,-0g о,„д 2 „=,(о,»1»» мВ„„,в +2 N»а} » ss Д ?(0,1И» Qg, ° ° э 1 4 l 1 и Д э(0(ОНО»0 М8, %1ЧД4(0,00»айе МЪ у м7) у

Y — код второй поправки:

Y>=03«<",=ha(oM4<044000)« ?

v Д (00000000»0 M g) Ч Д41,0 4000 И0 М898МВ) Р» 04,— выходные сиГналы дешифратора 10;

Д ™@М9, Д =ы. М91 Д5=М M; g„=Mt M9 (5)

Метод возведения числа 2 в степень, меньшую единицы, основывается на кусочно-линейной аппрбксимации степенной функцйи, с разбиением интервала определения аргумента на четыре равных отрезка (5).

Два старших разряда (M и Y ) мантиссы кода Х подаются на йервый и второй входы дешифратора 10, вырабатывающего сигналы управления Д»-Д,1 на первом — четвертом выходах соот- + ветственно; эти сигналы, совместно с соответствующими разрядами кода

Х мантиссы, поступают на первый блок

I1 памяти, на выходах которого в.àðàбатывается код первой поправки Y» .

В сумматоре 8 осуществляется суммирование кодов 2, и Y», при этом для подачи сигналов, соответствующих контактам логического нуля единицы, используются соответственно пятый и четвертый входы управления устройством (фиг. 1). Промежуточные результаты вычислений, получаемые на выходе сумматора 8, дешифратора

10, а также порядок, знак и разряды мантиссы Х, необходимые для формирования второй поправки Yq, запоминаются в регистрах 5-7 при подаче на их входы управления импульсного сигнала записи с третьего входа управления устройством (фиг. 1).

Далее, во втором блоке 4 памяти производится формирование второй поправки У2 и на выходе сумматора

3 производится окончательное формирование кода, соответствующего фор- муле (1} .

Вычисления по формулам (1) -(5) являются приближенными, причем коды поправок У» и Y выбраны таким об2 разом, чтобы максимальная погрешность вычислений не превосходила 17..

В табл. 1 приводятся конкретные. числовые примеры.

Дальнейшее вычисление функции у=2 эахлючется в дополнении сфорх мированного кода константой, соответствующей логической единице, в старшем, первом перед запятой, раз1057942

Таблица 1

Яр заключающаяся в том, что если порядок !5 числа превышает определенную величину. то для управления сдвигателем используется значение порядка, уменьшенное иа эту величину, а на .специальном вы" ходе устройства вырабатывается сиг- 20 нал-признак масштабирования, 0,875

Масштабирование и выработка кода . 0,75 управления сдвигателем производи гся в блоке 2 управления. Предусматрива- 0,625 ется два режима масштабирования - ав- 25 . p 5 томатнческий и принудительный, задаваемые с помощью управляющих сиг- 0 375

1 ,налов. у,) и у, подаваемых на первый и второй входы управления устрой ством. На первом и втором информационных выходах блока 2 управления при этом вырабатывается соответстПогрешность

Значение 2 по формулам

Точное значение

2 ) вычисленийй (1) - (5) 0,8330 0,001

0,6737 0,008

0,8340

0,6817

0,5422

0,414

0,5439 0,00)7

0,4101 0,004

0,2968 0,2890 0,0078

0,25

0,125

0,1892 0,1796 0,0096

0,0905 0,09375 0,0032

Т а б л и ц а 2

Значения управляющих

Режим масштаби- Операция рования

Значенре признаков масштабировасигналов

Yq Y1

Принудительный Уменьшение (П) на 11

Уменьшение (П) на 16

II

Уменьшение (П) на 27

tt

7 ряде, и умножении его на 2п,где q порядок (целочисленная часть) кода

Х. Такое умножение эквивалентно объемному сдвигу вправо или влево) в зависимости от знака кода Х, сформированного кода на Ю разрядов. Так как порядок числа Х представляется

5"ти разрядным кодом, что с учетом знака для непосредственного выпол- нения этой операции требует наличия большого количества информационных выходов у сдвигателя 1..Для сокращения числа выходов сдвигателя 1 используется техника масштаби овани

1 1 Автоматический венно первый н второй сигналы-признаки масштабирования fg u fg.

Значения сигналов для различных режимов масштабирования приведены в табл. 2.

Таким образом, введение в уст- ройство новых элементов и связей позволило повысить скорость вычислений.

° В устройстве исключена длинная опе10 рация умножения, ограничивающая про изводительность устройства-прототи-. па.

1057942

1057942 ФОГТА

Составитель А.Зорин

Редактор С.Юско Техред М.Тепер

Корректор H,ÇÐäåéè

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4.Закаэ 9464/51 Тираж 706 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5