Устройство для деления чисел с фиксированной запятой

Устройство для деления чисел с фиксированной запятой

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ С ФИКСИРОВАННОЙ ЗАПЯТОЙ, содер-жащее сумматор, .сдвиговый регистр частного, две группы элементов И, два элемента И, сдвиговый регистр делителя, прямые и обратные выходы которого соединены соответственно с первыми входами элементов и первой и второй групп, ЕЫХОДЬ которых соединены соответственно с входами сулшатора, вход сдвига влево которого подключен к шине первого тактового сигнала и к входу сдвига влево сдвигового регистра частного, вход младшего разряда которого соединен с выходом первого элемента И, первый вход которого подключен к инверсному выходу знакового разряда сумматора, прямой выход знакового разряда которого подключен к первому входу второго элемен1а И, выход которого подключен к вторым объединенным входам элементов И первой группы, вторая шина тактовых сиг налов подключена к вторым объединенным входам элементов И второй группы, третья шина тактовых сигналов соединена с вторыми входами первого и второго элементов И, о т личающееся тем, что, с целью увеличения точности вычислений , в него введены третий и четвертый элементы И, сумматор аргумента , элемент задержки, причем первый вход третьего элемента И подС $5 ключен к выходу знакового разряда су№.1атора аргумента ик первому вхо (Л ду четвертого элемента И, второй вход которого соединен с четвертой шиной тактовых сигналов и входом элемента задержки, выход которого соединен с вторым входом третьего элемента И, выход которого соединен с входом сдвига бправо сумматора и с первым входом младшего разряда , сумматора аргумента, второй ел вход которого соединен с третьим со инверсным входом четвертого элемента И, входом сдвига влево сдвигоСП вого регистра делителя и выходом третьего элемента И, третий вход которого соединен с инверснЕлм выходом старшего разряда сдвигового регистра делителя.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„„1059570 А

3(5D G 06 F 7 52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

- Н АВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И 01 КРЫТИЙ (21) 3430499/18-24 (22 ) 27.04.82 (46 ) 07.12.83. Бюл. 9 45 (72 ) И. П.Г алабурда,, Ю. В. Трудов, A Ã. Пичуги.н и А.A.Áàøèðoâ

Г53) 681.325(088.8) (56 ) 1. Папернов A ..A. Логические основы цифровой вычислительной техники. М., "Советское радио", 1972, с. 228, рис. 1 (прототип ).

2. Соренков Э. И., Телега A. И., Шамаков A. С. Точность вычислительных устройств и алгоритмов. М ., "Машиностроение", 1976, с. 148-150. (54)(57) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ С ФИКСИРОВАННОЙ ЗАПЯТОЙ, содержащее сумматор, сдвиговый регистр частного, две группы элементов И, два элемента И, сдвиговый регистр делителя, прямые и обратные выходы которого соединены соответственно с первыми входами элементов И первой и второй групп, выходы которых соединены соответственно с входами сумматора, вход сдвига влево которого подключен к шине первого тактового сигнала и к входу сдвига влево сдвигового регистра частного, вход младшего разряда которого соединен с выходом первого элемента И, первый вход которого подключен к инверсному выходу знакового разряда сумматора, прямой выход знаковоro разряда которого подключен к первому входу второго элемен;а И, выход которого подключен к вторым объединенным входам элементов И первой группы, вторая шина тактовых сиг налов подключена к вторым объединенным входам элементов И второй группы, третья шина тактовых сигналов соединена с вторыми входами первого и второго элементов И, о т— л и ч а ю щ е е с я тем, что, с целью увеличения точности вычислений, в него введены третий и четвертый элементы И, сумматор аргумента, элемент задержки, причем первый вход третьего элемента И подключен к выходу знакового разряда суьниатора аргумента и к первому входу четвертого элемента И, второй вход которого соединен с четвертой шиной тактовых сигналов и входом элемента задержки, выход которого соединен с вторым входом третьего элемента И, выход которого соединен с входом сдвига вправо сумматора и с первым входом младшего разряда сумматора аргумента, второй вход которого соединен с третьим инверсным входом четвертого элемента И, входом сдвига влево сдвигового регистра делителя и выходом третьего элемента И, третий вход которого соединен с инверсным выходом старшего разряда сдвигового регистра делителя.

1059570

Изобретение относится к вычислительной технике и может найти применение при создании специализированных систем переработки цифровой информации.

Известны устройства деления с восстановлением остатка, содержащие регистры делителя, частного, сумматор, элементы управления (1.7, Недостаток указанных устройств состоит в том, что они ие обладают возможностью производить деление с автоматическим изменением масштаба делимого, что уменьшает точность вычислений.

Наиболее близким к предлагаемому является устройство для деления чисел с фиксированной запятой с восстановлением остатка, содержащее регистры делителя, частного, сумматор, группы элемента И для передачи прямого и инверсного кров делителя, два элемента И, три шины тактовых сигналов C2$, При делении чисел с фиксированной запятой для исключения переполнения разрядной сетки вводится масштабный множитель

ХК

2= — () ( где Х вЂ” делимое,Y - делитель, Z— частное. К вЂ” масштабный множитель.

Учитывая, что масштабный множитель представлен в виде К=2 ", алгоритм реализации формулы (1) будет следующий.

Реализуется правый сдвиг делимого Х на заданный целочисленный аргумент

Z =Х 2 I

Реализуется деление

Z=Z„/Y

Реализация формулы (1) приводит к значительной инструментальной погрешности, так как при ограниченной длине разрядной сетки правый сдвиг делимого тождественен усечению его на " ." младших разрядов.

Цель изобретения - повышение точности вычислений путем уменьшения числа правых .сдвигов делимого.

Поставленная цель достигается тем, что в устройство для деления чисел с фиксированной запятой, содержащее сумматор, сдвиговый регистр частного, две группы элементов И, два элемента И, сдвиговый регистр делителя, прямые и обратные выходы которого соединены соответственно с первыми входами элементоз И первой и второй групп, выходы которых соединены соответственно с входами сумматора, вход сдвига влево которого подключен к шине первого тактового сигнала и к входу сдвига влево сдвигового регистра частного, вход младшего разряда которого соединен с выходом первого элемента И, первый вход которого подключен к инверсному выходу знакового разряда сумматора, прямой выход знакового разряда которого подключен к первому входу второго элемента И, выход которого подключен к вторым объединенным входам элементов И первой группы, вторая шина тактовых

1О сигналов подключена к вторым объединенным. входам элементов И второй группы, третья шина тактовых сигналов соединена с вторыми входами первого и второго элементов И, допол15 нительно введены третий и .четвер тый элементы И, сумматор аргумента, элемент задержки, причем первый вход третьего элемента И.подключен к выходу знакового разряда сумматоgp pa аргумента и к первому входу четвертого элемента И, второй вход которого соединен с четвертой шиной тактовых сигналов и входом элемента задержки, выход которой соеди25 нен с вторым входом третьего элемента И, выход. которого соединен с входом сдвига вправо сумматора .и с первым входом младшего разряда сумматора аргумента, второй вход

З1 которого соединен с третьим инверсным входом четвертого элемента И, управляющим входом сдвига влево сдвигового регистра делителя и выходом третьего элемента И, третий

З5 вход которого соединен с инверсным выходом старшего разряда сдвигового

peгистра делителя.

На чертеже приведена структурная схема устройства.

40 УстРойство содержит Регистр 1 частного, сумматор 2, сумматор 3 аргумента, группы элементов И прямого 4 и инверсного 5 кода, три элемента И б — 8, четыре шины такто-. вых сигналов 9 — 12, регистр 13 делителя, информационные выходы которого через группы элементов И прямого 4, инверсного 5 кода соединены с информационными входами сумматора 2, вход 14 сдвига влево которого подключен к шине первого тактового сигнала 9 и входу 15 сдвига влево регистра частного 1, младший разряд 16 которого через первый элемент И б подключен к инверсному выходу 17 знакового разряда сумматора 2, прямой выход 18 которогб через второй элемент И 7 подключен к управляющему Входу группы элементов И прямого кода 4, вторая шина

60 тактовых сигналов 10 подключена к управляющему входу группы элементов И инверсного кода 5, третья шина тактовых сигналов .11 соединена с входом первого и второго элементов И б, 7, управляющий вход треть1059 570

его элемента И 8 подключен к знаковому разряду 19 сумматора аргумента 3, а его выход — к первому входу

20 младшего разряда сумматора аргумента 3 и входу сдвига вправо 21 сумматора 2 .

Устройство дополнительно снабжено элементом И 22, вход которого соединен q четвертой шиной тактовых сигналов 12, первый управляющий вход дополнительного элемента

И 22 соединен с инверсным выходом старшего разряда 23 регистра 13 делителя, второй управляющий вход соединен со знаковым разрядом 19 сумматора 3 аргумента, а выход— со вторым входом младшего разряда

20 сумматора 3 аргумента, с входом

24 сдвига влево регистра 13 делителя, и инверсным входом третьего элемента И 8, вход которого через линию 25 задержки соединен с четвертой шиной тактовых сигналов 12, информационный выход 26 регистра 1 частного является выходом устройства.

Устройство работает следующим образом.

Умножая числитель и знаменатель выражения (1 ) на число, равное 2

Р можно записать (2 1 2

Тогда алгоритм реализации фоРмулы (2 ) будет следующий.

1. Щ>сводится анализ значения аргумента — и проверяется возможность первого сдвига делителя на

1 разряд влево.

При. этом, если при предполагаемом сдвиге делителя не фиксируется переполнение и значение аргумента — не равно нулю, то осуществляется левый сдвиг делителя на 1 разряд, а к аргументу — прибавляется единица. Далее повторяется выполнение первого пункта до тех пор, пока или значение аргумента — станет равным нулю, или будет зафиксирована невозможность левого сдвига делителя. Пусть число повторений пункта. равно Р.

2. Осуществляется сдвиг делимого на г — р разрядов вправо.

3. Реализуется деление сдвинутого,вправо на -р Разрядов делимого

Х 2("+Р) на сдвинутый влево на Р разрядов делитель Y 2

Устройство работает следующим образом.

Для реализации деления делимое

Х направляется в сумматор- 2,аделитель Y — - в регистр 13 делителя, а аргумент Рмасштабного множителя в сумматор 3 аргумента. 1Ричем аргумент — - представлен в дополнитель5

60 б5 ном коде. Так, для машины с 32-разрядной сеткой аргумент масштабного множителя равен 5 и будет записан в виде: прямой код — 0,0101, дополнительный код 1.1011.

По сигналам с шины тактовых сигналов 12 на выходе элемента И 22 возникает единичный сигнал в том случае, если на его первый вход поступает единичный сигнал с инверсного выхода старшего разряда 23 регистра 13 делителя и на второй. вход поступает единичный сигнал с выхода знакового разряда 19 сумматора 3 аргумента, на выходе элемента И 8 возникает единичный сигнал в случае, если на его вход поступает единичный сигнал с выхода знакового разряда 19 сумматора 3 аргумента, а на инверсный вход с выхода элемента И 22 поступает нулевой сигнал.

Единичный сигнал .с выхода элемента

И 22 поступает на вход 24 сдвига влево регистра 13 делителя, на второй вход младшего разряда 20 сумматора 3 аргумента и на инверсный вход элемента И 8. Пз этому сигналу осуществляется сдвиг влево на 1 разряд содержимого регистра 13 делителя, прибавление единицы к содержимому сумматора 3 аргумента и запрет возникновения единичного сигнала на выходе элемента И 8 °

Таким образом, IIQ сигналам с шины тактовых сигналов 12 производится сдвиг влево содержимого регистра

13 делителя до тех пор, пока в старшем разряде 23 регистра 13 делителя не окажется единицы или в знаковом разряде 19 сумматора 3 аргумента не окажется ноль. Если старший разряд делителя стал равен единице, а сумматор 3 аргумента еще не обнулился, то на выходе элемента И 22 будет нулевой сигнал, который совместно с единичным сигналом знакового разряда сумматора аргумента 3 по.приходу тактового импульса с шины 12 будут вызывать срабатывание элемента И 8, на выходе которого будет вырабатываться единичный сигнал. Единичный сигнал с выхода элемента И 8 поступает на вход сдвига вправо 21 сумматора 2 и на первый вход младшего разряда 20 сумматора 3 аргумента. Пз этому сигналу осуществляется сдвиг вправо на

1 разряд сумматора 2 и прибавление единицы к содержимому сумматора 3 аргумента. Сдвиг вправо содержимого сумматора 2 будет длиться до тех пор, пока не обнулится знаковый разряд 19 Схема задержки 25 служит для исключения момента срабатывания элемента И 8 раньше появления сигнала на выходе элемента И 22 и имеет время задержки, 1059570 равное времени прохождения сигнала через элемент И 22.

Пусть необходимо реализовать пример

2 О. 00011

О, 000011...

В этом случае вбзникает единичный сигнал на выходе элемента И 8, так как Hà его управляющ и вход с 55 выхода знакового разряда сумматора

3 аргумента поступает единичный сигнал, а на инверсный вход с выхода элемента И 22 поступает нулевой сигнал. По этому сИгналу осуществ- 60 ляется сдвиг на 1 разряд содержимого сумматора 2 вправо и прибавление единицы в младший разряд 20 сумматора 3 аргумента. В результате этого в сумматоре 2 окажется код, рав- 65 тогда в регистре 13 делителя будет находиться код 0.000011..., в сумматоре 2 код 0.00011, а .в сумматоре 10 аргумента 1.1011.

В этом случае по первому сигналу с шины тактовых сигналов 12 на выходе элемента И 22 возникает единичный сигнал, так как на его пер- 15 вый и второй управляющие входы поступают единичные сигналы соответственно с инверсного выхода старшего разряда 23 и знакового разряда

19 сумматора 3 аргумента, так как 2() в старшем разряде 23 регистра 13 делителя содержится ноль, а в знаковом разряде 19 сумматора 3 аргументаединица.

По единичному сигналу с выхода 25 элемента И 22 производится сдвиг влево на 1 разряд содержимого регистра 13 делителя, прибавление единицы к содержимому сумматора 3 ар гумента и осуществляется запрет 3() прохождения сигнала с шины тактовых сигналов 12 через элемент И 8.

Таким образом, после поступления первого сигнала с шины тактовых сигналов 12 на регистре 13 делителя будет находиться код равный

0.00011..., в сумматоре 3 аргумента будет находиться код 1,1100, после прохождения второго сигнала с шины тактовых сигналов 12 на регистре 13 делителя будет код, равный 0.0011..., в сумматоре аргумента 1.1101, после прохождения третьего и четвертого сигнала соответственно 0.11.. ° и 1.1111.

При прохождении пятого сигнала на выходе элемента .И 22 единичный сигнал не возникает, так как старший разряд 23 регистра 13 делителя стал равен единице, а на его инверсном выходе появился нулевой сигнал. ный 0.000011..., а в сумматоре 3 аргумента — код 0.0000.

Так как в знаковом разряде 19 сумматора 3 аргумента теперь находится код нуля, то на выходе элементов И 22 и И 8 единичные сигналы при прохождении последующих сигналов с шины тактовых сигналов

12 будут отсутствовать. При обнулении сумматора аргумента 3 начинается непосрецственно процесс деления.

Для определения и цифр частного выполняется и одинаковых циклов.

В первом такте (тактовая шина 9 ) каждого цикла содержимое сумматора

2 и регистра 1 частного сдвигается на 1 разряд влево, во втором такте (тактовая шина 10 ) из кода на сумматоре 2 вычитается делитель (co держимое регистра делителя 13), для чего в сумматор 2 передается инверсный код делителя, а в младший разряд единица. В третьем такте (тактовая шина 11) в случае, если в знаковом разряде сумматора 2 окажется нуль, то в младший разряд 16 регистра 1 час тного записывается единица. Если в знаковом разряде сумматора 2 будет единица, то в младший разряд 16 регистра 1 частного записи не производится и в нем сохранится нуль. В этом случае производится восстановление остатка в сумматоре 2, для чего в сумматор 2 передается содержимое регистра 13 делителя прямым кодом. В результате сдвига влево регистра 1 частного в первом такте каждого цикла деления отдельные цифры регистра 1 частного, всегда направляемые в младший разряд 16, постепенно заполняют весь регистр.

В общем виде для максимальных оценок, когда среднеквадратичная ошибка деления по известному алгоритму (2) равна

Среднеквадратичная ошибка деления по алгоритму предлагаемого устрой ства значительно меньше и может быть определена по выражению

7 2-2(n+1)(> 22(r Р)+ )<„ -n+r- (=ð пде Р - число левых сдвигов делителя.

Это объясняется тем, что в предлагаемом устройстве у делимого .при правом сдвиге отсекается -р младших разрядов, а у прототипа r разрядов.

1059570

К - =2Р ь

ВНИИПИ Заказ 9842/53 Тираж 706 Подписное

Филиал ППП "Патент", r.Óæãoðîä,óë.Ïðîåêòíàÿ,4

Общий выигрыш по точности предлагаемого устройства составляет величину в

Иэ. описания работы схемы устройства и приведенных примеров следует, что использование данного устройства 10 позволяет увеличить точность выполнения операций деления в 2Р раэ по сравнению с прототипом.

В общем и целом повышение точ,ности выполнения операции деления приведет к увеличению точности целевой задачи управления.

Для реализации предлагаемого устройства не требуется ни новой технологии, ни новой электронной ба-. зы, так как вновь введенные узлы должны быть выполнены на той же элементной базе, что и прототип.