Дешифратор на дополняющих мдп-транзисторах

Дешифратор на дополняющих мдп-транзисторах

Иллюстрации

Показать все

Реферат

 

(l% (Н) !

СОЮЗ СОВЕТСНИХ

СОЦИА ЛИСТ ИЧЕСНИК

РЕСПУБЛИК

3(5 ) G 11 С 8/ 00

OllHCAHHE ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

t ! !

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬПЪЙ (21) 3392783/18-24 (22 ) 04 ..02.82 (46) 07. 12. 83. Бюл. Р 45 (72) A.Ã.Æåìåéöåâ,. В.Д.Глушков и .С.В.Журова .(53) 681.327.66(088.8) (56) 1. Букреев И.Н. и др. Микроэлектронные схемы цифровых устройств.

:М., "Советское радио", 1975, с.314,: рис. 7.,4.!

2. авторское свидетельство СССР

В 798997, кл. G ll С 8/00, 1981 (прототип ) .

f54)(57) ДЕШИФРАТОР HA ДОПОЛНЯЮ% 1(МДП-TPAHÇHCTÎPAX, содержащий логические ячейки, состоящие из.параллельно соединенных транзисторов р-типа, управляющего транзистора й-типа, транзистора обратной связи

П-типа и элемента ИЛИ-НЕ, инвертор, адресные элементы И-НЕ, причем выход ннвертора подключен к затворам управляющих транзисторов t1 -типа логических ячеек, а его вход соединен с первыми входами адресных элементов И-НЕ и является управляющим входом дешифратора, вторые входы каждой пары адресных элементов

И-НЕ являются соответственно прямыми и инверсньв(и адресными входами дешнфратора, затворы каждого из транзисторов 1Р-типа логических ячеек подключены к одному из выходов пары адресных элементов И-НЕ в соответствии с двоичньв(кодом номера ячейки, истоки транзисторов р-типа подключены к шине питания, истоки транзисторов И -типа - к зине нулевого потенциала, стоки транзисторов каждой логической ячейки подключены к первому входу элемента ИЛИ-НЕ, выход которого соединен с затвором транзистора об-. ратной связи }(-типа данной логиС2 ческой ячейки и является выходом дешифратора, о т л и ч а ю щ и й— с я тем, что, с целью повышения быстродействия, он содержит дополнительный элемент ИЛИ-НЕ, вхо ,ды которого соединены с первьв(и входами элементов ИЛИ-НЕ двух логических ячеек, а выход подклю- . чен к вторьм входам элементов

ИЛИ-НЕ всех логических ячеек, третьи входы которых подключены к выходу

,инвертора.

1059626

Изобретение относится к вычислительной и импульсной технике и может быть использовано при по- . строении микромощных интегральных запоминающих устройств (ЗУ ) .

Известен дешифратор на дополняющих МДП-транзисторах, используемый в качестве встроенного дешифратора интегрального полупроводникового ЗУ, в котором линейные дешифраторы первой ступени выполнены на дополняющих МДП-транзисто-., рах, а матричный дешифратор второй ступени — на транзисторах П -типа (Ц .:

Недостатком известного дешифратора является низкое быстродействие.

Наиболее близким к предлагаемому является дешифратор на дополняющих МдП-транзисторах, содержащий логические ячейки, состоящие из параллельно соединенных транзисторов р- òèïà, управляющего транзистора И -типа, транзистора обратной связи й-типа и элемента ИЛИ-НЕ, элемента ИЛИ с задержкой, первый инвертор, второй инвертор, адресные элементы И-НЕ, причем выход первого инвертора подключен к затворам управляющих транзисторов логических ячеек и первому входу элемента

ИЛИ с задержкой, а его вход соединен с выходом второго инвертора с задержкой и первыми входами адресных элементов И-НЕ, вход второго инвертора с задержкой соединен с вторым входом элемента ИЛИ с задержкой и является управляющим входом дешифратора, вторые входы каждой пары адресных элементов И-НЕ являются соответственно прямыми и инверсными адресными входами дешифратора, затворы каждого из транзисторов р-типа логических ячеек подключены к одному из выходов пары адресных элементов И-HE в соответствии с двоичным кодом номера ячейки, истоки транзисторов р-типа подключены к шине питания, истоки транзисторов и -типа — к шине нуле.вого потенциала, стоки транзисторов каждой логической ячейки.подключены к первому входу элемента

ИЛИ-НЕ, выход которого соединен с затвором транзистора обратной связи и -типа данной логической ячейки и является выходом дешифратора, выход элемента ИЛИ с задержкой подключен к вторым входам элементов ИЛИ-НЕ всех логических ячеек $2) . дешифратор отличается низкой потребляемой мощностью, отсутствй.ем ложной выборки по адресам. Эти достоинства дешифратора достигаются за счет введения в схему эле° ментов ИЛИ и инвертора с задержками, что, однако, снижает его быстродействие из-за большого разброса значений задержки таких элементов °

Цель изобретения — повышение быс т роде йс тви я деши фратора.

Поставленная цель достигается тем, что в дешифратор на дополняющих МДП-транзисторах, содержащих логические ячейки, состоящие из па10 раллельно соединенных транзисторов р-типа, управляющего транзистора я-типа, транзистора обратной связи и-типа и элемента ИЛИ-НЕ, инвертор, адресные элементы И-НЕ, причем

15 выход инвертора пОдключен к затворам управляющих транзисторов и -типа логических ячеек, а его вход соединен с первыми входами адресных элементов И-НЕ и является управляющим входом дешифратора, вторые входы каждой пары адресных элементов И-НЕ являются соответственно прямыми и инверсными входами дешифратора, затворы каждого иэ транзисторов р-типа логических ячеек подключены к одному иэ выходов пары адресных элементов И-НЕ в соответствии с двоичным кодом номера ячейки, истоки транзисторов р-типа подключены к шине питания, истоки транзисторов п -типа — к шине нулевого потенциала, стоки транзисторов каждой логической ячейки подключены к первому входу элемента ИЛИ-НЕ, выход которого соединен с затвором транзистора обратной связи И -типа данной логической ячейки и является выходом дешифратора, введен дополнительный элемент ИЛИ-НЕ, входы которого соединены с первыми входами элементов ИЛИ-HE двух логических ячеек, а выход подключен к вторым входам элементов ИЛИ-НЕ всех логических ячеек, третьи входы которых подсоединены к выходу инвертора.

Йа чертеже показана схема дешифратора на дополняющих .МДП- транзисторах. дешифратор содержит логические

5О ячейки 1, состоящие из параллельно соединенных транзисторов р-типа

2, управляющего транзистора й-типа

3., транзистора обратной связи h -типа 4 и элемента ИЛИ-НЕ 5, инвертор 6, адресные элементы И-HE 7, б

55 причем выход „,вертора 6 подключен к затворам управляющих транзисторов 3 логических ячеек 1, а его вход соединен с первыми входами адресных элементов И-НЕ 7 и явля6O ется управляющим входом 8 дешифра" тора, вторые входы каждой пары адресных элементов И-НЕ 7 являются

:соответственно прямыми и инверсными адресными входами 9 дешифраЯ тора, затворы каждого из транзис1059626 торов 2 логических ячеек 1 подключены к одному из выходов пары адресных элементов

И-HE 7 в соответствии с двоичным .кодом номера ячейки 1. Истоки транзисторов 2 подсоединены к шине

10 питания, а истоки транзисторов

3 и 4 — к шине 11 нулевого потенциала, стоки транзисторов 2, 3 и 4 каждой логической ячейки 1 подключены к первому входу элемента ИЛИ-НЕ

5, выход которого соединен с затвором транзистора 4 обратной связи данной логической ячейки и является выходом 12 дешифратора. Входы введенного дополнительного элемента

ИЛИ-НЕ 13 соединены с первыми входами элементов ИЛИ-НЕ 5 любых двух логических ячеек 1, например, первой и второй, как показано на . чертеже, а выход подключен к вторым входам элементов ИЛИ-НЕ 5 всех логических ячеек 1, третьи входы которых подсоединены к выходу инвертора 6. Элементы ИЛИ-НЕ 5 и 13, инвертор 6, адресные элементы И-НЕ

7 построены на основе дополняющих

МДП-транзисторов по известным схемам.

Дешифратор на дополняющих .ИДПтранзисторах работает следующим образом.

В исходном состоянии (режим не-, выборки ) на управляющий вход 8 подается сигнал логического "0" (нулевой потенциал). На выходах адресных элементов И-НЕ 7 и инвертора 6 напряжение соответствует логической "1" (высокий уровень ), в.результате чего транзисторы 2 в каждой из логических ячеек закрыты, управляющие транзисторы 3 открыты. и на первых входах элементов ИЛИ-НЕ

5 присутствует логический " 0" . На обоих входах дополнительного элемента ИЛИ-HE 13 присутствуют логические " 0", а на его выходе вырабатывается логическая 1, которая подается на вторые входы элементов

ИЛИ-НЕ 5, на третьих входах которых также присутствует логическая "1 с выхода инвертора 6. Наличие логических 1" на вторых и третьих входах элементов ИЛИ-HE 5 обусловливает на выходах 12 дешифратора присутствие логических 0 (невыбранное состояние выходов логических ячеек 1 ) ° Транзисторы 4 обратной связи закрыты.

В режиме выборки на адресные входы 9 подаются парафазные сигналы адреса выбираемой ячейки 1, а на управляющий вход 8 — сигнал логической " 1, в результате на выходах адресных элементов И-НЕ 7 вырабатываются инвертированные парафазные сигналы адреса, а на вы55

При подаче на управляющий вход

8 дешифратора сигнала логического

О (перевод дешифратора в невыбранное состояние) на выходах адресных элементов И-НЕ 7 появляются сигналы логических "1, которые закрывают транзисторы 2 логических ячеек 1, инвертор 6 вырабатывает сигнал логической "1", который открывает управляющие транзисторы

3 и, поступая на третьи входы элементов ИЛИ-НЕ 5, на выбранном выходе 12 вырабатывает сигнал логического "0 (формируется задний.ходе инвертора 6 — сигнал логичес= (П CI кого 0, который закрывает управляющие транзисторы 3 во всех ячейках 1. Сигналы с выходов адрес-,. ных элементов И-НЕ 7 поступают на затворы транзисторов 2 и обусловливают во всех логических ячейках 1, кроме одной — выбранной, открывание хотя бы одного из транзисторов 2, что, в свою очередь, о приводит к появлению в этих логических ячейках на первых входах элементов ИЛИ-НЕ 5 сигналов логической "1" . В выбранной логической ячейке все транзисторы 2, 3 и 4

15 в этот момент времени закрыты и исходное состояние логического "0" на первом входе элемента ИЛИ-НЕ 5 до момента открывания транзистора 4 обратной связи сохраняется за счет паразитной емкости, имеющейся в схеме, и медленного (с постоянной времени порядка нескольких сотен микросекунд) заряда этой емкости за счет токов утечек обратно-смещенных р-П-переходов транзисторов

2, 3 и 4 этой логической ячейки.

В дополнительном элементе ИЛИ-HE 13 на один или оба входы поступают сигналы логической 1, обусловливающие появление на его выходе сигнала логического "0, который поступает на вторые входы элементов

ИЛИ-НЕ 5 всех логических ячеек 1, в результате чего на выходах 12 всех .выбранных логических ячеек сохраняется состояние логического . 0, а на выходе выбранной логической ячейки вырабатывается сигнал логической "1" (формируется передний фронт выходного сигнала дешиф4О ратора ), так как к моменту появления сигнала логического 0" на вторых входах элементов ИЛИ-НЕ 5 на третьих входах этих элементов уже имеется сигнал логического "0" с выхода

45 инвертора 6. Сигнал логической 1 на выбранном выходе 12 дешифратора открывает транзистор 4 обратной связи и тем самым поддерживает состояние логического 0" на первом входе элемента ИЛИ-НЕ 5 выбранной логической ячейки 1.

1059626 фронт выходного сигнала дешифратора), а на невыбранных выходах 12 сохраняет состояние логического " 0" °

В результате йевыбранные логические ячейки и дополнительный элемент

ИЛИ-HE 13 переходит в описанное 5 исходное состояние.

Подключение выхода инвертора 6 к третьим входам элементов ИЛИ-НЕ

5 .устраняет помехи положительной полярности, возникающие на невыб- 10 ранных выходах 12 дешифратора, во

° время перехода дополнительного эле- - НТ< ИЛИ-НЕ 13 из включенного в выключенное состояние в момент появления на вторых входах элементов ИЛИ-НЕ15

5 сигналов логических "0". при включении дешифратора. При работе дешиф-, ратора на емкостную нагрузку.(по каждому выходу порядка 2-3 пФ, что характерно для большинства БИС ЗУ) ;у эти помехи являютоя несущественными и ими можно пренебречь или легко устранить их влияние несложными схемотехническими приемами. 8 этом случае можно отказаться от соединения 5 выхода инвертора 6 с третьими входами элементов ИЛИ«НЕ 5 и использовать двухвходовые элементы ИЛИ-НЕ 5,,что значительно упрощает схему и тополо-. гическую конструкцию дешифратора. 30

Кроме того, с целью обеспечения ре,гулярности топологической структуры .дешифратора в БИС Зу, а также исключения длинной шины, объединякщей вторые входы всех элементов 5, можно в каждую пару логических ячеек 1 ввести свой дополнительный элемент ИЛИ-НЕ

13, размеры транзисторов s котором уменьшаются более чем в Н/2 раза (П - число выходов дешифратора.).

Ц>и этом достигается увеличение бы- 40 стродействия, так как дополнительные элементы 13 представляют собой по своему входу меньшую емкостную нагрузку.

Предлагаемый дешифратор при той 45 же потребляемой мощности и высокой помехоустойчивости в работе, что и у прототипа, имеет по сравнению с ним повышенное быстродействие.

Дешифратор имеет задержку срабатывания %, определяемую выражением

1,:: + g o, (

11 %э

i 10 ie г где, 1 1 - время переключения из

"1 в "0" элементов

И-НЕ 7.и элемента ИЛИНЕ 13 соответственно .

1, 6з -.время переключения из 0 .в "1 невыбранной логической ячейки и элемента ИЛИ-НЕ 5 соотЪ, ветственно;

Задержку срабатывания прототипа 2 можно определить выражением ю 2 Т макс У где 7 Ma«c — максимальное время 0 реключения из "1 в

"0" элемента ИЛИ с задержкой прототипа.

О

Для обЕспечения надежной работы прототипа необходимо, чтобы минимальное время переключения из "1 в

",,О" элемента ИЛИ с.задержкой прототипаФ „м « было не менее чем о

Po

Полагая, чтоФ. > 4Д, получаем задержку срабатыванйя предлагаемого дешифратора меньше, чем прототипа

1по крайней мере наА6 t òèèàì

;тов, изменением напряжения, темпера- ., туры- окружающей среды и может составлять десятки наносекунд.

Отсутствие в предлагаемом дешифраторе элементов с задержками упрощает также технологический процесс изготовления устройства.

1059626

Составитель A.Äåðþãèí

Редактор Н.Безродная Техред Л.Микеш Корректор Г . Яешетник

Заказ 9849/56 Тираж 594 . Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Xl-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. ужгород, ул. Проектная, 4