Цифровой частотный дискриминатор

Цифровой частотный дискриминатор

Иллюстрации

Показать все

Реферат

 

1.ЦИФРОВОЙ ЧАСТОТНЫЙ ДИСКРИМИНАТОР , содержжций генератор опорной частоты, фазовращатель, генератор синхрониэируитих импульсов, ограиичитель и два измерительных канала, каждый из которых содержит последовательно соединенные фазовый детектор и аигиюго-цифровой преобразователь и последовательно соединенные первый блок задержки, первый перемножитель и первый сумматор, а также второй пе| емножитель н первый блок усреднения, причем первые, входы фазовых детекторов каждого канала соединены с выходом ограничителя , вход которого является входом цифрового частотного дискриминатора, вторые входы фазовых детекторов непосредственно и через фазовращатель соединены с генератором опорной частоты , управляющие входы аналогоцифровых преобразователей соединены С генератором синхронизирующих нмпульоо, а выход первого блока задержки каждого НАнала чер€1 п«р«множит«лъ оовдйн«н с вторым входом первого сумматора другого канала, отличающийся тем, что, с целью увеличения чувствительности , в него введены первый. второй и третий регистры числа и блок вычитания, а в каждый кангш третий перахножитель, второй сумматор , блок обработки сигналов, второй блок усреднения, четвертый перемножитЁль и последовательно включенные второй блок задержки, пятый перемножитель, третий сумматор, шестой перемиожитель и четвертый cjnotaTop, причем выход аналого-цифрового пр еобразователя в каждом канале соединен с первьвл входом второго и четвертого сумматоров, выход второго сумматора соединен с входом первого блока задержки и через первый бЛок усреднения с первым входом блока обработки сигналов, выход четвертого сумматора соединен с входом , второго блока з.гшержкн и через второй блок усреднення с вторым входом блока обработкн сигналов другого канала, выход первого сумматора через третий перемножнтель соединен с вторым входом второго сумматора , выход второго блоказадержки через четвертый перемножитель соединён с вторым входом третьего сумматора другого канала, выход первого регистра числасоединен с втосл рыми входами третьего и шестого ю ф . перемножителей каждого канг1ла, выход второго регистра чнсла - с вторыми входамипервого и пятого переОд множителей, выход третьего регистра чнсла -; с вторыми входами второго и четвертого перемножителей каждого канала,, при зтом выход генератора синхронизирующих импульсов соединен с управляющими входами первого и второго блоков задержки , перяого и BTOpoi-o блоков уереднеиня каждого канала а выхода блоков обработки сигналов каждого канала совднноны е входакш блока вычитания, выход которого является выходом цифрового частотного ди-, скрими атора.

СОЮЗ СОЕЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСГВЬЛИН

М5ВН 0 О

-1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (5á) 1. Лихарев ды и устройства Сов. радио, рис. 3.24 °, 2.. Авторское, В 780153, кл. Н . (прототи ).

В.А. Цифровые метов радиолокации. М., 1973, с.276, свидетельство СССР .03 D 1 3/00,14.04.78

ГОСУДАРСТЮННМЙ НОМИТЕТ СССР

М и ПЮ (21) 3358964/18-09 . (22) 18. 11. 81 (46) 07.12.83. Вюл. в 45 (72) Д.И.Попов и В.В.Горкин (71) Рязанский радиотехнический институт (53) 621. 376. 33 (088. 8) (54)(57) 1.ЦИФРОВОЯ ЧАСТОТНЙЯ ДИСКРИМИНАТОР, содержащий генератор опорной частоты, фаэовращатель, ге» нератор синхронизирующих импульсов, . ограничитель и два измерительных канала, каждый иэ которых содержит последовательно соединенные фазовый детектор и аналого-циФровой преобразователь и последовательно соединенные первый блок задержки, пер" вый перемножитель и первый сумматор, а также второй перемножитель н первый блок усреднения, причем первые. входы фазовых детекторов каждого канала соединены с выходом ограничйтеля, вход которого является входом цифрового частотного дискриминатора, вторые входы фазовых детекторов непосредственно и через фазовращатель соединены с генератором опорной частоты, управляющие входы аналогоцифровых преобразователей соединены с генератором сннхронизирующих нынулъоов, а выход первого блока заДерани иаадого канала черев второй нерееопнтелв Ооедниен О вторым входом первого сумматора другого канала, q т л и ч а ю шийся тем, что, с целью увеличения чувствителъности, в него введены первый, „Л0„„661 A второй и третий регистры числа и блок вычитания, а в каждый каналтретий перемиожитель, второй сумматор, блок обработки сигналов, второй блок усреднения, четвертый перемножит зль и последовательно включенные. второй блок задержки, пятый перемножитель, третий сумматор, шестой перемножитель и четвертый сумматор, причем выход аналого-цифрового преобразователя в каждом канале соединен с первым входом второго и четвертого сумматоров, выход второго сумматора соединен с входом первого блока задержки и через первый блок усреднения с первым входом блока обработки сигналов, выход чет- O вертого сумматора соединен с входом второго блока задержки .и через второй блок усреднения с вторым входом блока обработки сигналов другого канала, выход первого сумматора ,через третий перемножитель соединен с вторым входом второго сумматора, выход второго блока-.задержки через четвертый перемножнтель соединен с вторым входом третьего сумматора другого канала, выход первого регистра числа соединен с вторыми входами третьего и шестого .перемножителей каждого канала, вы- (© ход второго регистра числа - с вторыми входами первого и пятого перемножителей, выход третьего регист- ©) ра чижа -. с вторыми входами вто- В рого и четвертого перемножителей каждого канала, при этом выход генератора синхрониэирующих импульсов соединен с управляющими входами первого и второго блоков задержки, первого н второго блоков усреднения камдого иаиалау а выходы блоков Обработки Онгиалов каждого канала соединены О входами блока вычитания, выход которого является выходом цифрового частотного ди, скриминатора.

1059661

30

40

2. Дискриминатор по п.1, о т л и ч а ю шийся тем, что блок усреднения содержит М -1 последовательно соединенных сумматоров, N --1 последовательно соединенных блоков задержки,,блок нормировки и блок памяти, причем первый вход первого сумматора и вход первого блока задержки объединены и являются входом блока усреднения, выход каждо1

Изобретение относится к радиотехнике и может использоваться в цифровых устройствах измерения частоты.

Известен цифровой частотный ди. скриминатор, содержащий ограничитель, генератор опорной частоты,, фазовращатель, реверсивный счетчик и два канала, каждый иэ которых содержит фазовый детектбр и логические элементы цифровой техники (lj .

Ф

Однако цифровой частотный дискриминатор имеет низкую разрешающую способность.

Наиболее близким к предлагаемому по технической сущности является цифровой частотный дискриминатор, содержащий генератор опорной частоты, . фазовращатель, генератор синхро ниэирующих импульсов, ограничитель и два измерительных канала, каждый иэ которых содержит последовательно соединенные фазовый детектор и аналого-цифровой,преобразователь и последовательно соединенные первый блок задержки, первый перемножителЬ и первый сумматор, а также второй перемножитель и первый блок усреднения, причем первые входы фазовых детекторов каждого канала соединены с выходом ограничителя, вход кото« рого является входом цифрового частотного дискриминатора, вторые входы фазовых детекторов непосредственно и через фазовращатель сое. динены с генератором опорной частоты, управляющие входы аналого-цифровых преобразователей соединены с генератором синхрониэирующих импульсов, а выход первого блока задержки каждого канала через второй перемножитель соединен с вторым входом первого сумматора другого канала, причем выходы каждого канала подключены к соответствующим входам решающего блока, выход которого является выходом цифрового частотного дискриминатора (2) .

ro блока задержки соединен с вторым входом соответствующего сумматора, выход К -1-го сумматора соединен с первым входом блока нормировки, выход которого является выходом блока усреднения,при этом второй входблока нормировки соединен с выходом блока памяти, а управляющие входы каждого блока задержки объединены и являются уп-. равляющим входом блока усреднения.

Однако известный цифровой частотный дискриминатор имеет недостаточную чувствительность, Цель изобретения — увеличение чувствительности.

Для достижения цели в цифровой частотный дискриминатор, содержащий генератор опорной частоты, фазовращатель, генератор синхронизирующих импульсов, ограничитель и два измерительных канала, каждый из которых содержит последовательно соединенйые фазовый детектор и аналого-цифровой преобразователь и последовательно соединенные первый блок задержки, первый перемножитель и первый сумматор, а также второй перемножитель и первый блок усреднения, причем первые входы фазовых

20 детекторов каждого канала.соединены с выходом ограничителя, вход ко"

: торого является входом цифрового частотного дискриминатора, вторые входы фазовых детекторов непосредственно и через фаэовращатель соединены с генератором опорной частоты, управляющие входы аналого-цифровых преобразователей соединены с генератором синхронизирующих импульсов, а выход первого блока задержки каждого канала через второй перемножитель соединен с вторым входом первого сумматора другого канала,;введены первый, второй и третий регистры числа и блок вычитания, а в каждый канал — третий перемножитель, второй сумматор, блок обработки сигналов, второй блок усреднения, четвертый перемножитель и последовательно включенные второй блок задержки, пятый перемножитель, третий сумматор, шестой перемножитель и четвертый сумматор, причем выход аналого-цифрового преобразователя в каждом канале соединен с первым входом второго и четвертого сумматоров, выход второго сумматора соединен с входом первого блока задержки и через первый блок, 1059661

Ф усреднения с первым входом блока обработки сигналов, выход четвщэтого сумматора соединен с входом второго блока задержки и через второй блок усреднения с вторым входом блока обработки сигналов другого канала, выход первого сумматора через третий перемножитель соединен с вторым входом второго сумматора, выход второго блока задержки через четвертый перемножитель соединен с 1О вторим входом третьего сумматора другого канала, выход первого регистра числа соединен с вторыми входами третьего и шестого перемножи- . телей каждого канала, выход второго 15 регистра числа — с Вторыми входами первого и пятого перемножителей, выход третьего регистра числа — с вторыми входами второго и четвертого перемножителей каждого канала, . 0 при этом выход генератора синхронизирующих импульсов соединен с управляющими входами первого и второго блоков задержки, первого и ВтОрого блоков усреднения каждого канала, а выходы блоков обработки сигналов каждого канала соединены с входами блока вычитания, выход которого является выходом цифрового частотного дискриминатора.

Кроме того, .блок усреднения содержит )(--l последовательно соединенных сумматоров, Н -1 последовательно соединенных блоков задержки„ блок нормировки и блок памяти, причем первый вход первого сумматора 35 и вход первого блока задержки объединены и являются входом блока усреднения, выход каждого блока задержки соединен с вторым входом соответствующего сумматора, выход {И-1)- 40 го сумматора соединен с первым входом блока нормировки, выход которого является выходом блока усреднения, при этом второй вход блока

НОрмирОвки СОеДинен с ВыхОдОм бло» 45 ка памяти, а управляющие входы каждого блока задержки объединены и являются управляющим входом блока усреднения.

На фиг.l приведена структурная электрическая схема цифрового частотного дискриминатора; на фиг.2 структурная электрическая схема блока усреднения; на Фиг.3 — дискриминационная характеристика цифрового частотного дискриминатора.

Цифровой частотный дискриминатор содержит генератор l.опорной частоты, фазовращатель 2, генератор 3 синхроиизирующих импульсов, первый и второй измерительные кана- 60 лы 4 и 5, каждый иэ которых состоит из Фазового детектора б, аналогоцифрового преобразователя (АЦП) 7, первого блока 8 задержки, первого перемножителя 9, первого сумматора

10, второго перемножителя 11, первого блока 12 усреднения, второго блока 13 задержки, второго, третьего, четвертого сумматоров 14-16, третьего, четвертого, пятого и шестого перемножителей 17-20, второго блока 21 усреднения, блока 22 обработки сигналов, ограничитель 23, первый, второй, третий регистры

24-26 числа, блок 27 вычитания. ьлок 12 (21) усреднения (фиг.2) содержит (Н-1) сумматоров 28, (Й-1) блоков 29 задержки, блок 30 нормировки, блок 31 памяти.

Цифровой частотный дискриминатор работает следующим образом.

Сигналы от протяжениых объектов с несущей частотой f поступают на вход ограничителя 23, в котором происходит сжатие динамического диапазона исходных сигналов. С выхода ограничителя сигналы поступают на первые входы фазовых детекторов б, на вторые входы которых от генератора 1 опбрной частоты непосредственно и через Фазовращатель 2 поступает сигнал опорной частоты fo .

Квадратурные составляющие сигнала с выхода фазовых детекторов 6 поступают в аналого-цифровые преобразователи 7, где квантуются Ilo времени и амцлитуде. С выхода аналого-цифровых преобразователей 7 цифровой код каждой квадратурной составля eA O„> и 0Ч> поступает на первые входы второго и четвертого сумматоров 14 и 16, на вторые входы которых поступают цифровые коды с выходов этих же сумматоров, задержанные на период повторения блоками 8 и 13 задержки и прошедшие обработку в перемножителях 9, ll, 17, 18, 19 и 20 и сумматорах 10 и 15. При этом цифровой код, поступающий на второй- вход сумматора 14, задерживается первым блоком 8 задержки и обрабатывается, последовательно проходя первый перемиожитель 9, первый сумматор 10 и третий перемножитель

17. Аналогично цифровой код, поступающий на второй вход четвертого сумматора 16 последовательно проходит второй блок 13 задержки, пятый перемножитель 19, третий сумматор 15 и шестой перемножитель 20.

В первом и пятом перемножителях

9 и 19 происходит умножение выходных величин блоков 8 и 13 задержки иЧ„", иа хранящееся во втором ре1йстре 25 числа значение соз() .

Первый сумматор 10 из полученной величины Ч»;., cos p IIû÷èòàåò цифровой код Ч <, снимаеммй с блока 8 задержки другого квадратурного ка-нала и умноженный во втором перемножителе ll на хранящееся в третьем регистре 26 числа значение

sing. Третий сумматор 15 к величине

1059661 где. к — е-1 кое

ll н е* Ч ч

Ч1 н

« Е

Ч .

li е=1 Ч1 .Ч

v" =— B

5(af j *

М,, cos y прибавляет величину Ч„

sing получающуюся в перемножителе 18 другого квадратурного канала. Во втором квадратурном канале первый сумматор 10 осуществляет сложение; а третий 15 - вычитание. 5

В результате выполнения операциЯ в перемножителях 9, ll 18 и 19 и сумматорах 10 и 15 происходит двумерный поворот квадратурных составляющих V„ >«Vч, «< и z V>>„< 10 соответственно йа углы +у и

М

В третьем и шестом перемножителях 17 и 20 выходные величины первого и третьего сумматоров 10 и 15 умножаются на хранящуюся в первом регистре 24 числа величину коэффициента обратной связи Р .

На выходах вторых и четвертых сумматоров 14 и 16 первого и второго 2О квадратурных каналов образуются величины:

I 4„l 0„ l< Р("кl-àсоЕУ "У1-

")I = si (ч „1.,мя II,,са6 ); ч . -U>< p(-ч„",sing >, cosy). .цифровые коды на выходах сумматоров 14 и 16 в каждом периоде представляют собой результат сум.мирования поступающих с выхойов аналого-цифровых преобразователей 7 цифровых кодов квадратурных состав- 35э ляющих текущего и предыдущих периодов, причем каждой операции суммирования предшествуют операции поворота фазы, полученной в предыдущем периоде суммы на угол f и ум- 40 ножения ее на коэффициент P . Комплексные величины, отображаемые квадратурными составляющими на выходах сумматоров 14 и 16, будут равны соответственно 45 к кц ч -Х. р е И>,; к=а

ЧР=r. Р 6™01к*а

Обработка производится раздельно для каждого элемента разрешения по дальности, что обеспечивает высокую разрешающую способность цифрового частотного дискриминатора, В блоках 12 и 21 усреднения (фиг.2) производится накопление данных с М смежных элементов разрешения по дальности, что позволяет сглаДитъ фДЮКтУИЦНИ ПОСТУП@ЮЩНХ ЮИГ" 40 налов и енизить элинина инутреинии

Шумов приемник1е ЙФНОнлэнию произ водится путем задержки кодов а блоках 29 задержки и, суммирования их в сумматорах 28. В блоке 30 нормиров-. 65 ки производится деление выходной величины последнего сумматора на хранящееся в блоке 31 памяти число

N. В блоках 22 обработки сигналов, содержащих квадраторы, сумматоры н функциональные преобразователи, реализующие операцию вычисления квадратного корня, осуществляется вычисление величин

Ч -- Ч",.Ч" Ч"= Ч . P. .

S 1 ЧФ i м3 Ч3

Блок 27 вычитания вычисляет разность Al = y -Ч" . При частоте т приS нимаемого сигнала, равной f, величины Ч иМ" оказываются равными и

А> О. При т Ф f величина А;получается отличной от нуля и значение ее зависит от величины расстройки частоты üf = f -fo.

Работа цифровых блоков синхронизируется синхронизирующим импульсом, вырабатываемым генератором 3 синхронизирувщих импульсов. Длительность синхронизирующих импульсов соответствует длительности кодового слова, период следования - длительности элемента разрешения по дальности. Сннхронизирующие импульсы поступают в аналого -цифровые преобразователи 7, в блоки 8 и 13 задержки, в блоки 12 и 21 усреднения. Во время действия синхрониэирующих импульсов происходит сдвиг информации в элементах памяти блоков 8 и 13 за держки и блоков 12 и 21 усреднения, приводящий к считыванию и записи цифровых кодов.

Рассмотрим эффективность предлагаемого цифрового частотного дискри« минатора. Выражение для дискриминационной характеристики имеет вид (I Ф (Р"Ф(исае(99ь|Тму.

На фиг.3 приведены характеристики предлагаемого цифрового частотного дискриминатора, вычисленные при

1059661

{5 0,75. Пунктирная прямая соответствует прототипу. По сравнению с прототипом крутизна характеристики предлагаемсго цифрового частотного дискриминатора в пределах линейного участка в 4-5 раз выше, что эквивалентно соответствующему повышению чувсжвителъности.

1059661

Составитель И.Грабнлнн

Редактор С.Юско Техред И.Метелева Корректор И.Эрдейи

Ю ВЮЮЮЮЮМ

Заказ 9856/57 Тирам 936 Подписное

ЭНИИПИ Государственного комитета СССР по делам изобретений н открытий

113035, Москва, Ж-95 Раушская наб., д. 4/5

Филиал ППП Патент, г. Уигород, ул. Проектная, 4