Кодек сверточного кода для канала с двукратной относительной фазовой манипуляцией

Кодек сверточного кода для канала с двукратной относительной фазовой манипуляцией

Иллюстрации

Показать все

Реферат

 

КОДЕК .СВЕРТОЧНОГО КОДА ДЛЯ КАНАЛА С ДВУКРАТНОЙ ОТНОСИТЕЛЬНОЙ ФАЗОВОЙ МАНИПУЛЯЦИЕЙ, содержащей на передающей стороне регистр сдвига , выход последнего разряда которого подключен к входу сумматора по модулю два, а на приемной стороне первый и второй регистры сдвига, выходы последних разрядов которых подключены к входам сумматора по модулю два, а также пороговый блок, отличающийся тем, что, с целью повышения помехоустойчивости , на передакадей суороне введены второй регистр сдвига и два арифметических сумматора, причем входы первого и второго регистров сдвига являются информационными входами кодека и объединены с первым и третьим входами первого арифметического сумматора, к второму и четвертому входам которого подключены выходы соответствующих разрядов первого и второго регистров сдвига, выход последнего разряда второго регистра сдвига подклю1чен к второму входу сумматрра по модулю два и к третьему входу второго арифметического сумматора , к первому, второму и четвертому входам которого подключены выходы сукматора по модулю два и первого арифметического сумматора, причем выходы второго арифметического сумматора являются проверочными входами кодера, а на приемной стороне введены четыре арифметических сумматора, третий и четвертый регистры сдвига, два элемента И, четыг ре элемента запрета, при этом информационными вхЬдами декодера являются входы первого и второго регистров сдвига, а также второй и четвертый входы первого арифметического сумматора , к первому, и третьему входам которого подключены выходы соответствунядих разрядов первого и второго регистров сдвига, выходы первого арифметического сумматора подключены к второму и четвертому входам второго арифметического сукматора, к первому и треть.ему входам которого подi ( слючены выходы сумматора по модулю Цва и последнего разряда второго (Л регистра сдвига соответственно, выкоды второго арифметического сумматора подключены к первому и второму входам третьего арифметического сумматора, первый и второй инверсные входы которого являются проверочными входами декодера, выходы Третьего арифметического сумматора сд подключены к соответствующим входампорогового блока и через первый и втосо да рой элементы запрета к входам третьего и четвертого регистров сдвига,выходы lOO определенных разрядов которых подключены к соответствующим входам порогоМ вого блока, выход которого подключен к 5Т1равляк1цим входам каждого элемента запрета и к первым входам элементов И,к вторым входам которых подключены выходытретьего и четвертого pefifCTров сдвига, выходы элементов И подключены к первому и второму инверсньм входам четвертого ари етического сум-матора , к первому и второму входам которого подключены выходы первого и второго регистров сдвига, -причем выходы разрядов третьего и четвертоiro регистров сдвига, подключенные к соответствующим входг1м порогового

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ÄÄSUÄÄ 59687 А

3(5п Н 04,L 1/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3491446/18-:09 (22) 16. 09. 82 (46) 07. 1.2.83. Вюл. 9 45 (72) A. В.Савчук (53) 621. 394.14 (088. 8) (56) 1. Касами Т. и др. Теория кодирования. М., Мир ., 1978, с. 228 фиг. 5. 2.

2. Там же, стр. 237, фиг.5.3 и 5. 4 (прототип) . (54)(57) КОДЕК СВЕРТОЧНОГО КОДА ДЛЯ

КАНАЛА С ДВУКРАТНОЙ OTHOCHTEJIbHOA

ФАЗОВОЙ МАНИПУЛЯЦИЕЙ, содержащей на передающей стороне регистр сдвига, выход последнего разряда которого подключен к входу сумматора по модулю два, а на приемной сторонепервый и второй регистры сдвига, высоды последних разрядов которых подключены к входам сумматора по модулю два, а также пороговый блок, отличающийся тем, что, с целью повыления помехоустойчивости, на передаяцей стороне введены второй регистр сдвига и два арифметических сумматора, причем входы первого и второго регистров сдвига являются информационными входами кодека и объединены с первьм и третьим входами первого арифметического сумматора, к второму и четвертому входам которого подключены выходы соответствукщих разрядов первого и второго регистров сдвига, выход последнего разряда второго регистра сдвига подключен к второму входу сумматора по модулю два и к третьему входу второго арифметического сумматора,.к первому второму и четвертому входам которого подключены выходы сумматора по модулю два и первого арифметического сумма. гора, причем выходи второго арифметического сумматора являются проверочными входами кодера, а на приемной стороне введены четыре арифметических сумматора, третий и четвертый регистры сдвига, два элемента И, четы-. ре элемента запрета, при этом информационными входами декодера являются входы первого и второго регистров сдвига, а также второй и четвертый входы первого арифметического сумматора, к первому и третьему входам которого подключены выходы соответствующих разрядов первого и второго . регистров сдвига, выходы первого арифметического сумматора подключены к второму и четвертому входам второго арифметического сумматора, к первому и третьему входам которого подключены выходы сумматора по модулю Е

Пва.и последнего разряда второго регистра сдвига соответственно, выходы второго арифметического сумматора подключены к первому и второму входам третьего арифметического сумматора, первый и второй инверс- Я ные входы которого являются прове- > рочными входами декодера, выходы третье го арифметического сумматора подключены к соответствующим входам ©Я порогового блока и через первый и второй элементы запрета к входам третьего и четвертого регистров сдвига, выходы: ( определенных разрядов которых подклю,Я) чены к соответствующим входам порого вого блока, выход которого подключен 3 к управлякицим входам каждого элемент запрета и к первым входам элементов

И,к вторым входам которых подключены выходы третьего и четвертого регистров сдвига, выходы элементов И подклю- фЬ чены к первому и второму инверсньм входам четвертого арифметического сум-матора, к первому и второму входам которого подключены выходы первого и второго регистров сдвига, причем выходы разрядов третьего и четверто:го регистров сдвига, подключенные к соответствукцим входам порогового

1059687 блока, соединены с входами последующих разрядов третьего и четвертого регистров сднига через третий и четнертый

Изобретение относится к электросвязи и может быть использовано для повышения достоверности передачи цифровой информации в каналах с двукратной относительной фазовой 5 модуляцией (ДОФМ).

Известен кодек сверточного кода (кодер декордер), содержащий регистры сдвига и сумматоры по модулю два, входы которых подключены к 10 выходам разрядов регистра сдвига (.1) .

Однако указанный кодек неэффективен в системах связи с ДОФМ и обладает низкой помехоустойчивостью в таких каналах. Снижение помехоустойчивости происходит из-за того, что. относительный декодер включен на входе сверточного декодера, размножает ошибки и существенно ухудшает характеристики сверточного кода.

Наиболее близким к предлагаемому по технической сущности является кодек сверточного кода для канала с двукратной относительной фазовой манипуляцией, содержащий на передающей стороне регистр сдвига, выход последнего разряда которого подключен к входу сумматора по модулю два, а на приемной стороне - первый и второй регистры сдвига, выходы последних разрядов которых подключены

30 к входам сумматора по модулю два, а также пороговый блок (21.

Однако известный кодек обладает низкой помехоустойчивостью в кана лах с ДОФМ, так как не может исполь- 35 зоваться в системе связи с внешним относительныч кодированием, а при внутреннем относительном кодировании имеет место размножение ошибок на входе декодера сверточного кода. 40

Бель изобретения - повышение помехоустойчивости.

Указанная цель достигается тем, что в кодек сверточного кода для канала с двукратной относительной . 45 фазовой манипуляцией, содержащий на передающей стороне регистр сдвига, выход последнего разряда которого подключен к входу сумматора по модулю два, а на приемной cTopoHe - перв ий> 50 и второй регистры сдвига, выходы последних разрядов которых подключены к входам сумматрра по модулю два, а также пороговый блок, на передакщей., элементы запрета; а выходы четвертого арифметического сумматора являются выходами декодера.

2 стороне введены второй регистр сдвига и два арифметических сумматора, причем входы первого и второго регистров сдвига являются информационными входами кодека и объединены с первьм и третьим входами первого арифметического сумматора, к второму и четвертому нходам которого подключены выходы соответствующих разрядон первого и второго регистров сдвига, выход последнего разряда второго регистра сдвига подключен к второму входу сумматора по модулю два и третьему входу второго арифметического сумматора, к первому, второму и четвертому входам которого подключены вьжоды сумматора по модулю дна и первого арифметического сумматора, причем выходы нторого арифметического сумматора являются проверочными ныходами кодера, а на приемной стороне введены четыре арифметических сумматора, третий и четвертый регистры сдвига, дна элемента И, четыре элемента запрета„ при этом информационными входами декодера являются входы первого и второго регистров сдвига, а также второй и четвертый входы первого арифметического сумматора, к первому и третьему входам которого подключены выходы определенных разрядов первого и второго регистров сдвига,. выходы первого арифметического сумматора подключены к второму и четвертому входам второго арифметического сумматора, к первому и третьему входам которого подключены выходы сумматора по модулю дна и последнего разряда второго регистра сдвига соответственно, выходы второго арифметического сумматора подключены к первому и второму входам третьего арифметического сумматора, первый и второй инверсные входы которого являются проверочными входами декодера„ выходы третьего арифметического сумматора подключены к соответствующим входам порогового блока и через первый и второй элементы запрета к входам третьего и четвертого регистра сдвига, выхрды определенных разрядов которых подключены к соответствукщим входам порогового

1блока, выход которого подключен к управляниаим входам каждого элемента

1059687 запрета и к первым входам элементов

И, к вторьм входам которых подключены выходы третьего и четвертого регистров сдвига, выходы элементов И подключены к первому и второму инверсным входам четвертого арифметичес-5 кого сумматора,. к первому и второму входам которого подключены выходы первого и второго регистров сдвига, причем выходы разрядов третьего и четвертого регистров сдвига, подключенные к соответствующим входам порогового блока, соединены с входами последукщих разрядов третьего и четвертого регистров сдвига через третий и четвертый элементы запрета, а вы- 15 ходы четвертого арифметического сумматора являются выходами декодера.

На фиг.1 представлена структурная электрическая схема передакщей стороны сверточного кодека (кодер); 20 на фиг.2 — то же, приемной стороны сверточного кодека (декодер);

Кодек сверточного кода для каналов с двукратной относительной фазовой манипуляцией содержит на передакщей 25 стороне (фиг.l) первый регистр 1 сдвига, состоящий из триггеров 2-4, второй регистр 5 сдвига, состоящий из триггеров 6-8, сумматор 9 по модулю два, арифметические сумматоры 10 и 1 0, на приемной стороне (фиг.2 †перв регистр ll сдвига, состоящий из триггеров 12-14, второй регистр 15 сдвига, состоящий из TpHrrepos 16-18. су атор 19 по 35 модулю два, первый, второй, третий и четвертый арифметические сумматоры 20-23, элементы 24-27 запрета, .элементы И 28 и -.29, третий регистр

30 сдвига, состоящий из триггеров

31-33, четвертый регистр 34 сдвига, состоящий из триггеров 35-37, пороговый блок 38.

Кодек сверточного кода для каналов с ДОФИ работает следукщим образом. 45

Дв е дво ичные последов а тель ности, .поступакщие на входы регистров 1 и 5 сдвига и первый и третий входы первого арифметического сумматора

10, рассматриваются как одна четвер- 50 тичная последовательность, которая подается на информационные выходы кодера (фиг,l) и одновременно поступает на регистры 1 и 5 сдвига, выполненные на триггерах 2-4 и 6-8, 55 сумматоре 9 по модулю два и двухразрядных арифметических сумматорах 10 и 10 в соответствии с генераторньм пштиномом C (D) = (+0 > 39 .

Эти регистры формируют проверочную 60 четвертичную последовательность сверточного кода, которая подается на проверочные вы<оды кодера.

Информационная и проверочная последовательности после передачи по ка- 65 налу связи поступают на соответствую,щие входы сверточного декодера (фиг. 2).

Информационная четверичная последовательность поступает на точную копию кодера, образованную триггерами 12-14 и 16-18, сумматором 19 по модулю два и двумя двухразрядными сумматорами 20 и 21.

Задержанная информационная последовательность с выходов триггеров 14 и 18 подается на прямые входы двухразрядного арифметического сумматора

23. Проверочная последовательность, сформированная на .приемной стороне в декодере (фиг.2), подается с выходов арифметического сумматора 21 на прямые входы арифметического сумматора 22, на инверсные входы которого поступает принятая проверочная

tпоследовательность, сформированная на передакщей стороне в кодере (фиг.1).

Если символы проверочной последовательности, сформированной на передаче, совпадают с сигналами проверочной последовательности, сформированной на приеме, то это означает, что передача информации по каналу связи пройзошла без ошибок. В этом случае на выходах арифметического сумматора 22 имеет место нулевой четверичный символ. Если в канале связи произошла ошибка, то на выходах арифметического сумматора 22 появляется ненулевой четверичный символ, который возбуждает третий и четвертый регистры 30 и 34 сдвига, состоящие из триггеров 31-33 и 35-37.

В этом случае, если ошибка произошла в принятой информационной последовательности, ненулевые четверичные символы появляются не менее чем на двух парах отводов третьего и четвертого регистров, подключенных к входам порогового блока 38..Тогда на выходе порогового блока 38 появляется высокий логический уровень, открывающий элементы И 28 и

29, через которые четверичный символ с выходов триггеров 33 и 37 поступает на инверсные входы арифметического сумматора 23. Путем вычитания этого символа из четверичного символа, поступающего на прямые входы арифметического сумматора 23, осуществляется коррекция ошибки в принятой информационной последовательности. Декодированная информационная последовательность (с исправленной ошибкой) подается на выходы сверточного декодера (фиг.2). Одновременно высокий логический уровень с выхода порогового блока 38 поступает на инверсные входы элементов запрета 24-26, благодаря чему третий и четвертый регистры очищаются от ненулевых

1059687

Ь

Qlg

М

Ъ, Ь |

М

Ь

b ф

Составитель С.Осмоловский

Редактор С.Квятковская Техред М.Надь .. Корректор A.Ïoâõ

Заказ 9859/59 ........Тираж. 671 . Подписное.ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент, r.Óæãoðîä, ул.Проектная,4 символов до приема;следукщего символа из канала связи.

Если ошибка произошла в принятой проверочной последовательности, то ненулевые символы появляются не более чем на одной паре входов noporosoro блока 38, и на выходе сохраняется низкий логический уровень, эапиракщий элементы И 28 и 29. Благодаря этому с выходов элементов И 26 и 27 на инверсные входы арифметичее - 10 кого сумматора 23 поступает нулевой четверичный символ и принятая информационная последовательность подается на выходы дверточного декодера (фиг.2) беэ изменения. 15

Предлагаемый кодек сверточного кода используется совместно с внешннм относительньм кодированием, введение которого обусловлен особенностями относительной фазовой модуляции.

» г

Предлагаемое устройство не чувствительно к скачкам фазы в канале с относительной фаэовой манипуляцией,что обеспечивает повышение помехоуатойчивости в канале с Р = 4.10

О примерно на 2 порядка по сравнению с прототипом, при этом считается, что прототип использует внутреннее относительное кодирование, причем прототип принципиально не может работать в системе связи с внешним относительным кодированием. — +, % ф»

1 ь ф

++ Ь 1

l »»

УР b | — Ф

+ Я,