Преобразователь двоичного кода в уплотненный код

Преобразователь двоичного кода в уплотненный код

Иллюстрации

Показать все

Реферат

 

ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В УПЛОТНЕННЫЙ КОД, содержащий первую и вторую группу элементов -И по (п-1) элементов И в каждой группе, отличающийся тем, что, с целью сокращения количества оборудования, в него введены п-разрядный входной регистр на D-триггерах (п-1)-разрядный выходной регистр на RS-триггерах, причем информационные входы входного регистра соединены соответственно с информационными входами преобразователя, синхронизирующий вход входного регистра и первые R-BXOды разрядов выходного регистра соединены с входом синхронизации преобразователя прямые выходы разрядов входного регистра являются соответственно выходами преобразователя, прямой выход первого разряда входного регистра соединен с первым входом первого элемента И первой группы, выходы элементов И первых и вторых групп соединены соответственно с S-входами и вторыми R-входами выходного регистра, выходы разрядов с первого по (п-1)-й выходного регистра соединены соответственно с R-входами разрядов с первого по (п-1)-и и S-входами разрядов со второго по п-й входного регистра, выходы разрядов с первого по (п-2)-й выходного регистра соединены соответственно с первыми входами элементов И первой группы со -вт грого по (п-1)-и, выходы разрядов со второго тго( п-1)-и выходного регистра соединены соответственно с вторыми входами элементов И первой группы с первого по (п-2)-й, инверсные выходы разрядов с первого по (п-1)-и входного регистра соединены соответственно с первыми входами элементов И второй группы с первого по (п-1)-и инверсные выходы разрядов со второго по п-й входного регистра соединены соответi ственно с третьими входами элементов И первой группы с первого по (п-1)-и, прямые (Л выходы разрядов со второго по (п-2)-й входного регистра соединены соответственно с четвертыми входами элементов И первой группы со второго по (п-2)-й и вторыми входами элементов И второй группы с первого по (т1-3)-й, прямой выход (п-1)-го разряда входного регистра соединен с вторым входом (п-1)-го элемента И первой группы и с вторым входом (п-2)-го элемента И второй группы, инверсный выход п-го разряда входного регистра соединен с третьим входом (п-1)-го элемента И первой группы, прямой выход п-го разряда входного регистра 00 соединен с вторым входом (п-1)-го элемента И второй группы.

„„SU„„1061131

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А зсд) G 06 F 5/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

Il0..ÄÅËÀM ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

C)

Ф

Оуэн

К.ASTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3480260/18-24 (22) 09.08.82 (46) 15.12.83. Бюл. № 46 (72) Г. М. Морозов и С. В. Сорокин (53) 681.325 (088.8) (56) 1. Авторское свидетельство СССР № 450160,кл. G 06 F 5/02, 1972.

2. Авторское свидетельство СССР № 798830, кл. G 06 F 7/50, 1978 (прототип). (54) (57) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В УПЛОТНЕННЫЛ КОД, содержащий первую и вторую группу элементов.И по (n-1) элементов И в каждой группе, отличающийся тем, что, с целью сокращения количества оборудования, в него введены п-разрядный входной регистр на D-триггерах (п-1) -разрядный выходной регистр на RS-триггерах, причем информационные входы входного регистра соединены соответственно с информационными входами преобразователя, синхронизирующий вход входного регистра и первые R-входы разрядов выходного регистра соединены с входом синхронизации преобразователя, прямые выходы разрядов входного регистра являются соответственно выходами преобразователя, прямой выход первого разряда входного регистра соединен с первым входом первого элемента И первой группы, выходы элементов И первых и вторых групп соединены соответственно с

S-входами и вторыми R-входами выходного регистра, выходы разрядов с первого по (п-1) -й выходного регистра соединены соответственно с R-входами разрядов с первого по (n-1)-й и S-входами разрядов со второго по и-й входного регистра, выходы разрядов с первого по (n-2)-й выходного регистра соединены соответственно с первыми входами элементов И первой группы со атщ ого по (и-1)-й, выходы разрядов со второго по (п-1)-й выходного регистра соединены соответственно с вторыми входами элементов И первой группы с первого по (n-2)-й, инверсные выходы разрядов с первого по (и-1)-й входного регистра соединены соответственно с первыми входами элементов И второй группы с первого по (n-1)-й инверсные выходы разрядов со второго по п-й входного регистра соединены соответственно с третьими входами элементов И первой группы с первого по (п-1)-й, прямые выходы разрядов со второго по (и-2) -й входного регистра соединены соответственно с четвертыми входами элементов И первой группы со второго по (и-2) -й и вторыми входами элементов И второй группы с первого по (п-3)-й, прямой выход (n-1)-го разряда входного регистра соединен с вторым входом (и-1)-го элемента И первой группы и с вторым входом (и-2)-го элемента И второй группы, инверсный выход п-го разряда входного регистра соединен с третьим входом (и-1)-го элемента И первой группы, прямой выход и-го разряда входного регистра соединен с вторым входом (и-1) -го элемента И второй группы.

1061131

Изобретение относится к автоматике и вычислительной технике и может быть использовано при реализации технических средств дискретной автоматики и вычислительной техники.

Известно устройство для преобразования двоичного кода, содержащее входной и выходной регистры и группу сумматоров (1) .

Недостатком этого устройства является значительное количество оборудования.

Наиболее близким по технической сущносги к изобретению является преобразователь двоичного кода в уплотненный, построенный по полуматричной схеме, содержащий в каждой строке функциональные модули из элементов И, ИЛИ,причем число модулей в первой строке равно (п-1), где и — число разрядов,а в каждой последующей строке число модулей уменьшается на «1» j2).

Недостатком известного преобразователя является значительное количество оборудования, что сужает область его применения и надежность оборудования.

Цель изобретения — сокращение количества оборудования.

Эта цель достигается тем, что в преобразователь, содержащий первую и вторую группы элементов И по (и-1) элементов И в каждой группе, введены и-разрядный входной регистр на D-триггерах, (п-1)-разрядный выходной регистр íà RS-триггерах, причем информационные входы входного регистра соединены соответственно с информационными входами преобразователя, синхронизирующий вход входного регистра и первые R-входы разрядов выходного регистра соединены с входом синхронизации преобразователя, прямые выходы разрядов входного регистра являются соответственно выходами преобразователя, прямой выход первого разряда входного регистра соединен с первым входом первого элемента И первой группы, выходы элементов первой и второй групп соединены соответственно с

S-входами и вторыми R-входами. выходного регистра, выходы разрядов с первого по (и-1) -й выходного регистра соединены соответственно с R-входами разрядов с первого по (п-1) -й и S-входами разрядов со второго по п-й входного регистра, выходы разрядов с первого по (и-2)-й выходного регистра соединены соответственно с первыми входами элементов И перво@ группы со второго по (п-1)-й, выходы разрядов со второго по (и-1)-й выходного регистра соединены соответственно с вторыми входами элементов И первой группы с первого по (n-2)-й, инверсные выходы разрядов с первого по (n-1)-Й входного регистра соединены соответственно с первыми входами элементов И второй группы с первого по (и-1) -й, инверсные выходы разрядов со второго по л-й входного регистра соединены соответственно с третьими входами элементов И первой группы с первого по (и-1) -й, прямые выходы разрядов со второго по (и-2)-й входного регистра соединены соответственно с четвертыми входами элементов И первой группы со второго по (n-2)-й и вторыми входами элементов И второй группы с первого по (и-3) -й, прямой выход (и-1) -го разряда входного регистра соединен с вторым входом (и-1) -го элемента И первой группы и с вторым входом (и-2) -го элемента И второй группы, инверсный выход

1О и-ro разряда входного регистра соединен с третьим входом (и-1) -го элемента И первой группы, прямой выход и-го разряда входного регистра соединен с вторым входом (и-1)-го элемента И второй группы.

На чертеже изображена функциональная схема преобразователя.

Преобразователь содержит и-разрядный входной регистр на D-триггерах 1, первую 2 и вторую 3 группу элементов И по (и-1) элементов и в каждой группе, (и-1) - разрядный выходной регистр на RS-триггерах 4, информационные входы 5 преобразователя, вход синхронизации 6 преобразователя, выходы 7 преобразователя, причем информационные входы входного регистра соединены соответственно с информационными входами 5 преобразователя, синхронизирующий вход входного регистра и первые R-входы разрядов выходного регистра соединены с входом синхронизации 6 преобразователя, прямые выходы разрядов входного регистра являются соответственно выходами

7 преобразователя, прямой выход первого разряда входного регистра соединен с первым входом первого 2 элемента И первой группы, выходы элементов И первых 2 и вторых 3 групп соединены соответственно с S-входами и вторыми R-входами выходного регистра, выходы разрядов с первого по (n-1) -й выходного регистра соединены соответственно с К-входами разрядов с первого по (и-1) -й и S-входами разрядов со второго по и-й входного регистра, выходы разрядов с первого по (и-2) -й выходного регистра

4О соединены сооответственно с первыми входами элементов И первой 2 группы со второго по (п-1) -й, выходы разрядов с второго по (n-1)-й выходного регистра соединены соответственно с вторыми входами элементов И первой 2 группы с первого по (n-2)-й

4 инверсные выходы разрядов с первого по (и-1) -й входного регистра соединены соответственно с первыми входами элементов И второй 3 группы с первого по (n-1)-й, инверсные выходы разрядов со второго по и-й входного регистра соединены соответ50 ственно с третьими входами элементов И первой 2 группы с первого по (и-1)-й, прямые выходы разрядов со второго по (и-2)-й входного регистра соединены соответственно с четвертыми входами элементов И первой 2 группы со второго по (п-2) -й и вторыми входами. элементов И второй 3 группы с первого по (и-3) -й, прямой выход (n-1) -ro разряда входного регистра соединен с вторым входом (n-1) -го элемента И первой 2

10611

1

I

1

1

Составитель Г. Жуков

Редактор К. Волощук Техред ИВерес Корректор О. Билак

Заказ 10041 51 Тираж 706 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент>, г. Ужгород, ул. Проектная, 4

3 группы и с вторым входом (n-2)-ro элемента И второй 3 группы, инверсный выход и-го разряда входного регистра соединен с третьим входом (n-1) -го элемента И первой 2 группы, прямой выход n-ro разряда входного регистра соединен с вторым вхо- 5 дом (п-1)-ro элемента И второй 3 группы.

Преобразователь работает следующим образом.

На D-триггеры 1 через информационные входы 5 устройства сигналом с синхронизирующего входа 6 заносится исходное двоичное число и обнуляются RS-триггеры 4.

Элементы 1 — 4 соединены между собой таким образом, что на выходах 7 образуется код, в котором все единицы сдвинуты впра- 15 во, а количество их равно количеству единиц исходного двоичного числа. Комбинация сигналов «1» и «О» в i-ом (i+1)-м разрядах входного регистра устанавливает в единичное состояние RS-триггер 4 i-го разряда через соответствующий элемент И 2. 20

Нулевой сигнал с выхода i-го RS-триггера

4 вызывает блокировку срабатывания элементов И 2 (i-1)-ro и (i+1)-го разрядов и переводит входные D-триггеры i-го, (i+1)-ro разрядов в состояние «О» и «1». соответственно. Это в свою очередь вызывает перевод RS-триггера 4 i-го разряда через соответствующий элемент И 3 в нулевое состояние, что создает условия для передвижения «1» из (i+1)-го в (i+2)-й разряд.

Рассмотрим работу преобразователя при З0 подаче не его вход кода 0010 (количество разрядов устройства,как показано на чертеже, примем равным четырем).

После записи входного кода в D-триггерах 1 элементы И 2 первых двух разрядов и элемент И 3 первого разряда будут закрыты нулевыми сигналами с прямых выходов D-триггеров 1. Поэтому первый

31

RS-триггер 4 не изменит своего начального состояния, а во втором RS-триггере 4 будет подтверждено нулевое состояние. Третий RS-триггер 4 через соответствующи и элемент И 2 устанавливается в единичное состояние (на выходе сигнал «О») . После этого состояние триггеров в первых двух разрядах не изменяется. Нулевым сигналом с выхода RS-триггера 4 третьего разряда происходит переброс D-триггера 1 третьего разряда по R-входу в нулевое состояние а D-триггера 1 четвертого разряда в единичное состояние по S-входу, а затем RS-триггер 4 третьего разряда через соответствующий элемент И 3 возвращается в нулевое состояние (на выходе «1»); Таким образом, через некоторое время в D-триггерах

1 будет зафиксирован код 0001. Далее, равно как и при записи íà D-триггеры 1 кода

0001, элементы И 2 первых трех разрядов и элементы И 3 первых двух разрядов будут закрыты сигналами «О» с прямых выходов первых трех D-триггеров 1. Ввиду этого первые два RS-триггера 4 не изменяют своего нулевого состояния, в третьем

RS-триггере 4 через соответствующий элемент И 3 будет подтверждено нулевое состояние.

Поэтому зафиксированный код 0001 на

D-триггерах 1 с течением времени не изменяется. Таким образом, на выходе преобразователя будет уплотненный код.

Предложенный преобразователь двоичного кода в уплотненный отличается от известного меньшим количеством оборудования, которое пропорционально величине 2п для данного преобразователя и величине т1(ъ-т)/4 для известного преобразователя. Причем преобразователь двоичного кода в уплотненный будет экономичнее известного преобразователя при разрядности первого более девяти.