Специализированный процессор обработки данных

Специализированный процессор обработки данных

Иллюстрации

Показать все

Реферат

 

1. СПЕЦИАЛИЗИРОВАННЫЙ ПРОЦЕССОР ОБРАБОТКИ ДАННЫХ, содержащий четыре группы регистров, входной регистр, выходной регистр, умножитель , сумматор, регистр, три счетчика адреса, первый регистр кода операций, регистр числа операций , счетчик циклов, два счетчика текущих значений адреса, коммутатор адресных сигналов, блок сравнения , регистр адреса, счетчик числа операций, блок управления, информационный выход входного регистра соединен с инфор1-1ационными входаьш. регистров первой и второй групп, информационные выходы которых подключены к информационным входам регистров соответственно первой и второй групп, информационные выходы регистров первой группы подключены к информационным выходам регистров третьей группы, информационные выходы которых соединены с первым входом умножителя, выход которого подключен к информационному входу регистра, информационные выходы регистров второй группы соединены с вторым входом умножителя, информационный выход входного регистра подключен к ;информационному входу регистра кода операции , информационным входам трех счетчиков адреса, информационному входу счетчика циклов и информационному входу регистра числа операций , информационный выход которого подключен к первому входу блока сравнения,, второй вход которого соединен с информационным выходом счетчика числа операций, информационные выходы первого и второго счетчиков адреса соединены с информационными входами соответственно первого и второго счетчиков текущих значений адреса, информационные выходы которых подключены к информационному входу регистра адреса , информационный выход которого является выходом адреса процессора, СЛ первый выход коммутатора адресных сигналов соединен с управляющими, входами двух счетчиков текущих значений адреса и счетчика числа операций , второй выход коммутатора адресных сигналов подключен к управляющему входу регистра адреса, информационный вход которого соединен с информационным выходом третьего счетчика адреса, управляющий вход которого подключен к третьему выходу коммутатора адресных сигналов, четвертый выход которого соединен с управляющими входами первого и второго счетчиков адреса, пятый выход крммутатора адресных сигналов подключен к управлякицему входу счетчика циклов, информационный вход входного регистра и информационный выход выходного регистра являются соответственно информационным входом и информационным выходом процессора , отличающий ся тем, что, с целью повышения точности, в него введены пятая, шестая, седьмая и восьмая группы регистров, сум матор порядков, второй регистр, вычитатель порядков, первый и ато

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

3(Я) а 06 F 15/332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ .

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2 1 ) 34 904 94/18-24 (.22) 06. 09. 82 (46) 23. 12. 83. Бюл. 9 47 (72) Н.В. Черкасский, Р.O. Антонов и Ю.В, Кондратюк (71) Львовский ордена Ленина политехнический институт им. Ленинского комсомола (53) 681. 32 (088. 8) (56) 1. Авторское свидетельство СССР

Р 598085, кл. 0 06 F 15/332, 1976.

2. Авторское свидетельство СССР

Ф 558237, кл. G 01 V 1/28, 1974 (прототип). (54) (57) 1. СПЕЦИАЛИЗИРОВАННЫЙ

НРОЦЕССОР ОБРАБОТКИ ДАННЫХ, содержащий четыре группы регистров, входной регистр, выходной регистр, умножитель, сумматор, регистр, три счетчика адреса, первый регистр кода операций, регистр числа операций,. счетчик циклов, два счетчика текущих значений адреса, коммутатор адресных сигналов, блок сравнения, регистр адреса, счетчик числа операций, блок управления, информационный выход входного регистра соединен с информационными входами, регистров первой и второй групп, информационные выходы которых подключены к информационным входам регистров соответственно первой и второй групп, информационные выходы регистров первой группы подключены к информационным выходам регистров третьей группы, информационные выходы которых соединены с первым входом углножителя, выход которого подключен к информационному входу регистра, информационные выходы регистров второй группы соединены с вторым входом умножителя, информационный выход входного регистра подключен к .информационному входу регистра кода oneÄÄSUÄÄ 10 2715 А рации, информационным входам трех счетчиков адреса, информационному входу счетчика циклов и информационному входу регистра числа операций, информационный выход которого подключен к первому входу блока сравнения,, второй вход которого соединен с информационным выходом счетчика числа операций, информационные выходы первого и второго счетчиков адреса соединены с информационными входами соответственно . первого и второго счетчиков текущих значений адреса, информационные выходы которых подключены к информационному входу регистра адреса, информационный выход которого является выходом адреса процессора, первый выход коммутатора адресных сигналов соединен с управляющими входами двух счетчиков текущих значений адреса и счетчика числа операций, второй выход коммутатора адресных сигналов подключен к управляющему входу регистра адреса, информационный вход которого соединен . с информационным выходом третьего счетчика адреса, управляющий вход которого подключен к третьему выходу коммутатора адресных сигналов, четвертый выход которого соединен с управляющими входами первого и второго счетчиков адреса, пятый выход коммутатора адресных сигналов подключен к управляющему входу счетчика циклов, информационный вход входного регистра и информационный выход выходного регистра являются соответственно информационным входом и информационныгл выходом процессора, отличающийся тем, что, с целью повышения точности, в него введены пятая, шестая, седьмая и восьмая группы регистров, сум матор порядков, .второй регистр, вычитатель порядков, первый и вто1062715 рой коммутаторы, сдвиговый коммутатор и блок нормализации, первый выход .которого соединен с входами разрядов порядка выходного регистра, первым входом первого коммутатора и входом вычитаемого вычитателя порядков„ выход знакового разряда которого подключен к второму входу первого коммутатора и первому входу второго коммутатора, первый выход которого соединен с входом сдвигового коммутатора, выход которого соединен с первым входом сумматора, второй вход которого подключен к выходу второго коммутатора, второй вход которого соединен с информационным выходом первого регистра, информационный, выход входного регистра подключен к информационным входам регистров пятой группы, информационные выходы которых соединены с информационными входами регистров пятой группы, входом первого уменьшаемого вычитателя порядков, третьим входом первого коммутатора и информационными входами регистров шестой группы, информационные выходы которых подключены к первому входу сумматора порядков, выход которого соединен с информационным входом второго регистра, информационный выход которого подключен к входу второго уменьшаемого вычитателя порядков и четвертому входу первого коммутатора, выход которого соединен с информационныьи входами регистров седьмой группы, информационные выходы которых подключены к первому входу блока нормализации, второй выход которого .соединен с разрядами мантиссы выходного регистра и третьим входом четвертого коммутатора, четвертый вхоц которого подключен к информационным выходам регистров первой группы, информационный выход входного регистра соединен с информационными входами регистров восьмой группы, информационные выходы которых соединены с вторым входом сумматора порядков, выход разрядов числа вычитателя порядков соединен с управляющим входом сдвигового коммутатора, информационные выходы регистров четвертой группы соединены с вторым входом блока нормализации, причем блок управления содержит генератор импульсов, первый и второй триггеры, элемент ИЛИ, элемент И, дешифратор кода операции, первый и второй распределители импупьсов, группу элементов И и группу элементов ИЛИ, выход дешифратора кода операций соединен с первыми входами элементов И группы и входами элемента ИЛИ, выход которого подключен к входу первого триrrepa, выход которого соединен с первым входом элемента И, выход которого подключен к входам первоro и второго распределителей импульсов, выходы которых соединены соответственно с вторым и третьим входами элементов И группы, выходы которых подключены соответственно к входам элементов ИЛИ группы, выход второго триггера соединен с вторым входом элемента И, третий вход которого подключен к выходу генератора импульсов, выход первого элемента ИЛИ группы соединен с управляющими входами регистров первой и пятой групп, выход второго элемента ИЛИ группы соединен с управляющими входами регистров второй и восьмой групп, выход третьего элемента ИЛИ группы соединен с управляющими входами регистров третьей и шестой групп, выход четвертого элемента ИЛИ группы подключен к управляющему входу умножителя, выход пятого элемента ИЛИ соединен с входом разрешения приема второго уменьшаемого вычитателя, выход шестого и седьмого элементов ИЛИ подключены к управляющим входам соответственно первого и второго коммутаторов, выход восьмого элемента ИЛИ группы соединен с входом разрешения приема первого уменьшаемого вычитателя, выход девятого элемента ИЛИ группы подключен к управляющим входам регистров четвертой и седьмой групп, выход первого распределителя импульсов блока управления соединен с входом коммутатора адресных сигналов, информационный выход счетчика циклов подключен к входу второго триггера блока управления, выход блока сравнения соединен с четвертым входом последнего элемента И группы блока управления, информационный выход регистра кода операции подключен к входу дешифратора кода операции блока управления, 2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок нормализации содержит сумматор порядков, коммутатор, шифратор и сдвиговый коммутатор, выход коммутатора соединен с входом шифратора, выход которого подключен к управляющему входу сдвигового коммутатора и первому входу сумматора порядков, первый вход которого является первым входом блока нормализации, входы разрядов сдвигового коммутатора объединены с входами разрядов коммутатора и являются вторым входом блока нормализации, причем управляющие входы коммутатора объединены с входами первых двух разрядов комчутатора, выход сумматора

1062715 порядков.и выход сдвигового коммутатора являются соответственно

Изобретение относится к вычислительной технике и предназначено для обработки массивов данных при решении задач спектрального анализа. 5

Известно устройство для выполнения быстрого преобразования Фурье, содержащее четыре входных регистра, регистры комплексной весовой функции, коммутатОр сомножителей, блок 1О управления, блок умножения, регистры произведений, коммутатор слагаемых, сумматор, регистры сумма L"1 j.

Данное устройство не позволяет ,:обрабатывать массивы данных с высокой точностью, т.е. в формате с плавающей запятой.

Наиболее близким к предлагаемому является устройство, содержащее входной регистр, вход которого является входом устройства, а выход подключен к первым входам первого и второто блоков регистров стекового типа, йервого, второго и третьего счетчиков адреса, счетчика циклов, к входам регистра кода операции и

Регистра числа операции, выход которого подключен к первому входу схеьы сравнения, вторые входы первого и второго счетчиков адреса, первые входы первого и второго счетчиков ЗО текущего адреса, вторые входы третьего счетчика адреса н счетчика циклов, вход счетчика числа операций соединены с выходами коммутатора адресных сигналов, выход счетчика 35 числа операций соединен со вторым входом схемы сравнения, выходы первого и второго счетчиков адреса соединены с вторыми входами первого и второго счетчиков текущего 4О адреса, выходы которых и выход третьего счетчика адреса подключены к первому, второму и третьему входам регистра адреса, выход которого является адресным выходом устройства, 45 а четвертый вход соединен с выходом коммутатора адресных сигналов, выход первого блока регистров стекового типа соединен со своим вторым входом и с информационным входом третьего блока регистров стекового типа, выход второго блока регистров стекового типа соединен со своим вторым входом и с первым входом перемйожителя, второй вход которого соединен с выходом третьего блопервым и вторым выходами блока.нормализации. ка регистров стекового типа, выход перемножителя соединен с входом пер. вого промежуточного регистра, выход сумматора соединен с информационным входом четвертого блока регистров стекового типа, выход выходного регистра является информационным выходом устройства, входы блока управления соединены,с выходом регистра кода операции и с выходами схемы сравнения и счетчика циклов, выходы блока управления соединены с управляющими входами блоков регистров стекового типа и перемножи- теля 2 3.

Недостатком этого устройства является то, что в нем массивы данных могут обрабатываться только в формате с фиксированной запятой.

В этом случае оно эффективно при обработке однородных массивов, характеризующихся небольшим динамическим диапазоном. Обработка неоднородных массивов данных с большим динамическим диапазоном в формате с фиксированной запятой связана с большими погрешностями. Кроме того, при выполнении алгоритма быстрого: преобразования Фурье в формате с фиксированной запятой результат умножения исходных данных на значения синусно-косинусной матрицы получается двойной длины. Для получения результата той же разрядности, что имеют входные данные, примейяется маскирование — выделение стаявших разрядов результата. Старший значащий разряд при этом задается программистом. Возможны ситуации, при которых значащими разрядами результата будут несколько мпадших разрядов, а остальные разряды будут иметь нулевое значение.

Маскирование такого результата и использование его в качестве исходных данных для последукщего этапа БПФ приводит к искажению реаль-, ного массива, который подвергается анализу. Во избежание этого в устройстве при выполнении операции

БПФ после каждого этапа обработки необходимо проводить сдвиг результата влево с запоминанием количества сдвигов. Выполнение указанных процедур требует и дополнительного, 1062715 оборудования, и усложнения математического обеспечения.

Целью изобретения является повышение точности обработки дацных.

Поставленная цель достигается тем, что в специализированный процессор обработки данных, содержащий четыре группы регистров, входной регистр, выходной регистр, умножитель, сумматор, регистр, три счетчика адреса, первый регистр кода операций, регистр числа операций, счетчик циклов, два счетчика текущих значений адреса, коммутатор адресных сигналов, блок сравнения, регистр адреса, счетчик числа операций, блок управления, информационный выход входного регистра соедийен с информационными входами регистров первой и второй групп, Йнформационные выходы которых подключены к информационным входам регистров соответственно первой и второй групп, информационные выходы регистров первой группы подключены к информационным выходам регистров третьей группы, информационные выходы которых соединены с первым входом умножителя, выход которого подключен к информационному входу регистра, информационные выходы регистров второй группы соединены с вторым входом умножителя, информационный выход входного регистра подключен к информационному входу регистра кода операции, информационным входам трех счетчиков адреса, информационному входу счетчика циклов, и информационному входу регистра . числа операций, информационный выход которого подключен к первому входу блока сравнения, второй вход которого соединен с информационным выходом счетчика числа операций, информационные выходы первого и второго счетчиков адреса соединены с информационными входами соответственно первого и второго счетчиков . текущих значений адреса, информационные выходы которых подключены к информационному входу регистра адреса, информационный выход которого является выходом адреса процессора, первый выход коммутатора адресных сигналов соединен с управляющими входами двух счетчиков текущих значений адреса и счетчика числа операций, второй выход коммутатора адресных стгналов подключен к управляющему входу регистра адреса, информационный вход которого подсоединен к информационному выходу третьего счетчика адреса, управляющий вхсд которого подключен к тре тьему выходу коммутатора адресных сигналов, четвертый выход которого соедийен с управлякщими входами

65 первого и второго счетчиков адреса, пятый выход коммутатора адресных сигналов подключен к управляющему входу счетчика циклов, информационный вход входного регистра и информационный выход выходного регистра являются соответственно информационным входом и информационным выходом процессора, введены пятая, шестая, седьмая и восьмая группы регистров, сумматор порядков, второй регистр, вычитатель порядков, первый и второй коммутаторы, сдви- говый коммутатор и блок нормализации „ первый выход которого соединен с входами разрядов порядка выходного регистра, первым входом первого коммутатора и входом вычитаемого вычитателя порядков,,выход знакового разряда котороro подключен к второму входу первого коммутатора и первому входу второго коммутатора, первый выход которого соединен с входом сдвигового коммутатора, выход которого соединен с первым входом сумматора, второй вход которого подключен к выходу второго коммутатора, второй вход которого соединен с ин-. формационным выходом первого регистра, информационный выход вход-ного регистра подключен к информационным входам регистров пятой группы, информационные выходы которых соединены с информационными входами регистров пятой группы, входом первого уменьшаемого вычитателя порядков, третьим входом первого коммутатора и информационными входами регистров шестой группы, информационные выходы которых подключены к первому входу сумматора порядков, выход которого соединен с информационным входом второго регистра, информационный выход которого подключен к входу второго уменьшаемого вычитателя порядков н четвертому входу первого коммутатора, выход которого соединен с информационными входами регистров седьмой группы, информационные выходы которых подключены к первому входу блока нормализации, второй выход которого соединен с, разрядами мантиссы выходного регистра и третьим входом четвертого коммутатора, четвертый вход которого подключен к информационным выходам регистров первой группы, информационный выход входного регистра соединен с информационными входами регистров восьмой группы, информационные выходы которых соединены с вторым входом сумматора порядков, выход разрядов числа вычитателя порядков соединен с управлякицим входом сдвигового коьекутатора, информационные выходы регистров четвер1062715 той группы соединены с вторым входом блока нормализации, причем блок управления содержит генератор импульсов, первый и второй триггеры, элемент ИЛИ, элемент И, дешифратор кода операции, первый и второй распределители импульсов, группу элемен-"îâ И и группу элементов

ИЛИ, выход дешифратора кода операций соединен с первыми входами элементов И группы и входами элемента

ИЛИ, выход которого подключен к входу первого триггера, выход которого соединен с первым входом элемента И, выход которого подключен к входам первого и второго распре- t5 делителей импульсов, выходы которых соединены соответственно с вторым и третьим входами элементов И группы, выходы которых подключены соответственно к входам элементов 2О

ИЛИ группы, выход второго триггера соединен с вторым входом элемента

И, третий вход которого подключен к выходу генератора импульсов, выход первого элемента ИЛИ -группы 25 соединен с управляющими входами

1 регистров первой и пятой групп, выход второго элемента ИЛИ группы соединен с управляющими входами регистров второй и восьмой групп, выход третьего элемента ИЛИ группы соединен с управляющими входами регистров третьей и шестой групп, выход четвертого элемента ИЛИ группы подключен к управляющему входу умножителя, выход пятого элемента

ИЛИ соедийен с входом разрешения приема второго уменьшаемого вычитателя выход шестого и седьмого элементов ИЛИ подключены к управляющим входам соответственно пер- 4О вого и второго коммутаторов, выход восьмого элемента ИЛИ группы соединен с входом разрешения приема первого уменьшаемого вычитателя, выход девятого элемента ИЛИ группы 45 подключен к управляющим входам регистров четвертой и седьмой групп, выход первого распределителя импульсов блока управления соединен с входом коммутатора адресных 50 сигналов, информационный выход счетчика циклов подключен к входу второго триггера блока управления, выход блока сравнения соединен с четвертым входом последнего элемента . 55

И группы блока управления, а информационны выход регистра кода операции подключен к входу дешифратора кода операции блока управления ° входом шифратора 71. Ыифратор 71 со65 держит элементы ШШ 75, входы коКроме того, блок нормализации содержит сумматор порядков, коммутатор, шифратор и сдвиговой коммутатор, выход коммутатора соединен с входом шифратора, выход которого подключен к управляющему входу сдвигового коммутатора и первому входу сумматора порядков, первый вход которого является первым входом блока нормализации, входы разрядов сдвигового коммутатора объединены с входами разрядов коммутатора и являются вторым входом блока нормализ ации, причем управляющие входы коммутатора объединены с входами первых двух разрядов коммутатора, выход сумматора порядков и выход сдвигового коммутатора являются сост ветстве ни о первым и вторым выходами блока нормализации.

На фиг. 1 представлена функциональная схема специализированного процессора; на фиг. 2 — схема блока управления; на фиг. 3 — схема коммутатора адресных сигналов на фиг. 4 — схема блока нормализации; на фиг. 5 — схемы логического коммутатора и шифратора блока нормализации; на фиг. б — схема коммутатора блока нормализации.

Спецпроцессор содержит входной регистр. 1, группы 2-7 регистров (стекового типа), сумматор 8 порядков, умножитель 9, регистры 10 и

11, вычитатель 12 порядков, коммутаторы 13 и 14, сдвиговый коммутатор 15, сумматор 16, группы 17 и 18 регистров (стекового. типа), блок 19 нормализации, выходной регистр 20, счетчики 21-23 адреса, регистр 24 числа операций, счетчик

25 циклов, регистр 26 кода операции, счетчики 27 и 28 текущих значений адресов, коммутатор 29 адресных сигналов, блок 30 сравнения, выходной регистр 31 адреса, счетчик

32 числа операций, блок 33 управления, входы 34 и 35 и выходы 36 и 37 блока 19, входы 38-40 и выходы

41-50 блока 33 управления, выходы

51-55 коммутатора 29.

Блок 33 управления (фиг. 2) содержит генератор 56 (тактовых) импульсов, дешифратор 57 кода операций, элемент ИЛИ 58, триггер 59, элемент,И 60, триггер 61, распредедители 62 и 63 импульсов, элементы И 64, элементы ИЛИ 65.

Коммутатор 29 адресных сигналов (фиг. 3) содержит распределители бб и. 67 импульсов, элементы И 68, элементы ИЛИ 69.

Блок 19 нормализации(фиг.4) содер-жит коммутатор 70, шифратор 71, сумматор 72 порядков, сдвиговый коммутатор 73.

Кое мутатор 70 блока 19 нормализации (фиг. 5 ) содержит элементы

И 74, входы которых образуют вход

35 блока 19, а выходы соединены с

1062715

1О процессора. 55

В коммутаторе 29 формируются управлякщие сигналы наращивания адресов при поступлении импульсиой

:последовательности с блока 33 управления по входу 50. Распределитель

66 вырабатывает шесть сдвинутых во времени импульсных последовательностей, поступающих на входы элементов И 68 (фиг. 3). Распределитель 67 вырабатывает четыре сдвину65 торых соединены с выходами элементов 74 .

Коммутатор 73 блока нормализации (фиг. б ) содержит дешифратор 76 двух мпадших разрядов управляющего кода, дешифратор 77 двух старших разрядов управляющего кода, элементы И 78, элементы ИЛИ 79-1 ° ° . 79-30, элементы И 80.

Специализированный процессор работает следующим образом.

Через регистр 1 из оперативного запоьынающего устройства (ОЗУ)

ЭВМ на вход регистра 26 поступает код операции обработки. Этот код, поступая на вход 40 блока 33 управ- 5 ления, дешифрируется в узле 57 и через элементы ИЛИ 58 устанавливает триггер 59 операции таким образом, что с его выхода на первый вход элемента И 60 поступает разрешакщий потенциал. На второй вход элемента И 60 поступают импульсы из генератора 56, которые проходят на входы распределителей 62 и 63 при наличии разрешающего сигнала на третьем входе элемента И 6О, поступающего через триггер 61 по входу 38 блока 33 управления от счетчика 25 циклов. на инверсном выходе триггера 61 конца работы все время установлен разрешающий потенциал, за исключением момента установки счетчика 25 в нуль при окончании работы.. С выхода элемента . И 60 импульсная последовательность частотой 4 МГц поступает на вход распределителей 62, 63..Распределитель 62 вырабатывает восемь сдвинутых во времени импульсных последовательностей, поступающих на входы элементов И 64, а также импульсную 40 г оследовательность, поступающую по выходу 50 на вход коммутатора 29 адресных сигналов. Распределитель 63 вырабатывает шесть сдвинутых во времени импульсных последовательнос- 45 тей, длительность которых в 8 раз больше длительности импульсов расп ределителя 62 и которые поступают на входы элементов И 64. На .вход последнего элемента И 64 поступает 5р сигнал по входу 39.с выхода блока

30 сравнения. Элементы ИЛИ 65 формируют сигналы на выходах 41-49, кото- рые. управляют работой узлов спецтые во времени импульсные последовательности, которые, проходя через элементы И 68 и элементы HJIH 69, формируются в управляющие сигналы на выходах 51-55, Код операции через регистр 1 из

ОЗУ ЭВМ поступает также на входы счетчиков 21-23 адреса, регистра 24 числа операций и счетчика 25 циклов, на управлякщие входы которых приходит информация с выходов коммутатора 29, 53; 54 и 55. Начальные значения адресов сохраняются в счетчиках 21 и 22 и перезаписываются в счетчики 27 и 28 текущих адресов при наличии управляющих сигналов с выхода 52 коммутатора 29. Обращение в ОЗУ ЭВМ.производится по адресам, записанным в счетчиках 27 и 28, и в счетчике 23 через регистр 31 адреса и выдачи его в ЭВМ. После каждого обращения в ОЗУ ЭВМ по этим адресам производится наращивание текущих адресов на единицу в счетчиках 27 и 28. В регистре 24 хранится заданное из ЭВМ число точек оператора для выполнения, например, операции свертки. В счетчик 32 добавляется единица одновременно с наращиванием на единицу значений счетчиков 27 и 28. Блок 30 сравнения определяет момент равенства заданного числа операций в цикле(заданное число точек оператора в регистре 24) и числа выбранных значений оператора, определяеьых счетчиком ,32, и выдает сигнал конца цикла вычислений в блок 33 управления на

его вход 39. Количество циклов mчислений хранится в счетчике 25 циклов. По выполнении каждого цикла вычислений прибавляется единица в счетчики 21 и 22 и вычитается единица из содержимого счетчика 25. Равенство нулю кода II счетчике 25 означает конец операции, о чем сообщается в блок управления по вхо ду 38.

Процесс заполнения регистров стекового типа и вычислений проводится следукщим .образом. Информация иэ ОЗу ЭВМ поступает через входной регистр 1 в регистры 2-7, причем,в регистры 3, 5 и 7 поступают мантиссы входных данных, а в регистры 2, 4 и б - соответствующие им порядки. Заполнейие блоков производится путем последовательной их переза-. писи иэ регистра в регистр сверху вниз. При выполнении операции БПФ процесс приема входных данных заканчивается при заполнении регистров 2, 3 и б, комплексными числами входной информации, а регистров

4, 5 - парами значений,тригонометрических функций синуса и косинуса.

При таком заполнении первые числа

1062715 исходных массивов оказываются и нижних регистрах.

При выполнении алгоритма свертки в регистры 2, 3 и 6, 7 заносятся последовательные значения (.порядки . и мантиссы) исходного массива, а в регистры 4 и 5 — порядки и мантиссы оператора. Выполнение алгоритма производится путем одновременного вычисления четырех значений массива данных, при этом количество ре- 10 гистров в каждом иэ регидтров равно . четырем.

Первое значение мантиссы оператора из регистров 5 умножается в умножителе 9 поочередно на четыре 35 последовательных значения.мантиссы массива регистров 7. Порядки оператора иэ регистров 4 складываются. в сумматоре 8 поочередно с четырьмя последовательными значениями порядков массива иэ регистров 6, при этом информация в регистрах 2, 3 и 6, 7-не сдвигается, Затем четыре значения массива накапливаются в регистрах 17 и 18, причем в регистрах

17 накапливаются порядки, а в регистрах 18 — мантиссы.

Процесс накопления осуществляется следующим образом. Для сложения двух чисел с плавакицей запятой необходимо произвести уравнивание их порядков. Для этого на вычитателе цорядков 12 осуществляется вычитание порядка полученного произведения, поступающего с выхода регистра 10, из порядка, поступающего с

35 выхода блока 19 нормализации, прн этом управляквций сигнал 45 блока 33 разрешает вычитание. Вычитатель 12 представляет собой сумматор с принудительным инвертированием знака 40 числа, которое вычитается, и преобразованием в дополнительный код числа с отрицательным знаком.

Если полученная разность порядков положительна, то сигнал, посту- 45 пакщий из знакового разряда вычита- теля 12, пропускает через коммутатор 13 порядок из блока 19.при единичном значении управляющего сигнала на выходе 47 блока 33. Этот порядок является порядком суюы и

Записывается в регистры 17. Сигнал из знакового разряда вычитателя 12 пропускает также на коммутатор 15. через, коммутатор 14 мантиссу произведения из умножителя 9 при единичном значении сигнала на выходе

46 блока 33. В коммутаторе 15 мантисса сдвигается вправо на число разрядов, равное разности порядков.

Принцип работы комкутатора 15 аналогичен принципу работы коммутатора 73 блока 19 нормализации, ра-. бота которого описана ниже. Далее сдвийутая мантисса из блока 15 и мантисса, поступившая по выходу 65

37 блока 19 через коммутатор 14, суммируются на сумматоре 16, а сумма записываетоя в регистры 18, сдвигая информацию сверху вниз °

Если же разность порядков, полученная на вычитателе 12, отрицательна, то через коммутатор 13 в регистры 17 поступает порядок произведения иэ регистра 10, а через коммутатор 14 на коммутатор 15 поступает мантисса из блока 19 норма-лизации и производится ее сдвиг на нужное количество разрядов. Далее сдвинутая мантисса из коммутатора

15 и мантисса, поступившая из регистра 11 через коммутатор 14, суммируются на.сумматоре 16, а сумма записывается в регистры 18.

По окончании накопления первых четырех произведений осуществляется сдвиг информации в регистрах

2-.7, в реэулвтате чего в нижних регистрах групп 4, 5 и 6, 7 записываются вторые значения оператора и обрабатываемых данных. Снова осуществляются -четыре операции умножения и- накопления — умножается второе значение оператора на четыре последовательных значения входных данных иэ регистров

6 и 7. Полученные произведения прибавляются к соответствующим значениям частичным сумк из регистров 17 и 18, сумка снова заносит- ся в регистры 17 и 18. После выполнения 16 операций умножения-сложения регистры 2, 3 и 4, 5 полностью освобождаются. Затем в эти же регистры записываются четыре последующих значения входных данных и оператора, выполняются еще 16 операций умножения-сложения и т.д.

Таким образом, каждая пара входных данных используется для выполнения четырех операций умножения-сложения.

Блок нормализации (фиг. 4) предназначен для нормализацик поступающих на него чисел, т.е. приведения их в диапазоне (1/2, 1) и коррекции порядков, поступающих из регистров 17; Поскольку в устройстве обрабатываются двоичные числа, то для их нормализации необходимо, чтобы старший разряд мантиссы был равен единице. Например, если поступившее на блок нормализации число равно 0,0001101 2Ю", где 0,0001101 — мантисса числа, а 101 - его -порядок, то.для его нормализации необходимо сдвинуть мантиссу на три разряда влево, а as порядка вычесть число 3, т.е. после нормализации получим число 0,1101-2 ". . Как видно из примера, для нормализации поступающего числа необходимо в мантиссе

1062715

12 посчитать количество нулей до первого значащего разряда и осуществить сдвиг мантиссы влево на количество разрядов, равное экому числу, а также вычесть из значения порядка укаэанное число.

Для подсчета количества нулей в мантиссе до первого значащего разряда служит коммутатор 70 (фиг, 5), на который по входу 35 поступает мантисса иэ регистров 18. Входящие в состав коммутатора многовходовые элементы И 74 из прямых и инверсных значений разрядов мантиссы формируют сигналы У„- У„, где n — разрядность мантиссы, причем на выходе коммутатора 70 формируется единица только в одном сигнале У„, в зависимости от того, какой разряд мантиссы, начиная со старшего, значащий. Так, если значащим является первый разряд мантиссы, то появится единица в сигнале У, если первый разряд мантиссы равен нулю, а второй — единице, то появится единица на выходе в сигнале У2 и т.д. При нормализации в шифратор

?1 с выхода коммутатора 70 поступает код У„-У„, указывакщий, на сколько разрядов необходимо произвести сдвиг мантиссы. Ц1ифратор выполняет функцию, обратную де,шифратору, содержит элементы ИЛИ 75 и предназначен для преобразования кода в двоичный позиционный код

a„-à, указывающий количество разрядов, на которые необходимо сдвинуть мантиссу. На фиг. 5 приведен пример реализации шифратора 16-разрядного кода (У1-У„ ) в 4-разрядный код а„-а+. Этот код поступает на коммутатор 73, который и производит указанный сдвиг, а также на сумматор 72 порядка, а котором код вычитается из порядка, поступившего из блока 17 по входу 34.

На фиг. б приведен пример рвализации коммутатора 73 для сдвига

1 -разрядной мантиссы на 1-15 разрядов. Коммутация осуществляет ся в две ступени. Первая ступень содержит элементы И 78, выходы которых соединены с элементом ИЛИ 79. Коммутацией разрядов в первой ступени управляет дешифратор 79, а во второй ступени - дешифратор 77. Первая ступень осуществляет сдвиг на

О, 4, 8, 12 разрядов в зависимости от состояния старших разрядов а, и а, поступающих на дешифратор 76.

Вторая ступень осуществляет сдвиг на 0,1,2,3 разряда в зависимости от состояния младших разрядов а „ и а, поступающих на дешифратор 77.

Процесс накоПления точек результата продолжается до тех пор, пока

Далее производится сдвиг содержимого регистров групп 4 и 5 на одно число (сверху вниз). Числа регистров 6 и 7 умножаются поочередно на число (мантисса, порядок), сдвинутое в нижние регистры групп 4 и 5.

Полученные произведения складываются в сумматоре 16 с нормализованными в блоке 19 результатами предыдущих вычислений, последовательно не будет выбрано из ОЗУ ЭВМ заданное число точек оператора, т.е. пока не будет сигнала с блока 30 сравнения. После выдачи результата накопления цикл начинается сначала и так до окончания фильтрации входных данных. После этого поступает сигнал из счетчика 15, который.устанавливает в единицу триггер 61 в блоке 33 управления, запрещается прохождение импульсов с генератора

56.и устройство прекращает работу в ожидании новой команды.

В процессе вычислений БПФ мантиссы исел, находящиеся в регист I5 ре группы 7, умножаются поочередно на число, хранящееся в нижнем регистре группы 5. Параллельно на сумматоре 8 порядков суммируются порядки указанных чисел, находящие20 ся в нижних регистрах групп .б и 4.

Полученные произведения (мантисса, порядок) складываются с соответствующими числами иэ регистров 2 и 3.

Для осуществления сложения снова, 25 как и при свертке, производится уравнивание порядков.

Уравнивание порядков осуществля- ется на вычитателе 12 путем вычитания порядка полученного произведе30 ния, поступающего с выхода регистра 10, из порядка, поступающего с выхода регистров 2.под управлением сигнала 48 блока 33. Если полученная разность порядков положительна, то

35 сигнал, поступающий из знакового разряда в