Устройство для умножения в позиционной избыточной ( @ , @ )- системе счисления

Устройство для умножения в позиционной избыточной ( @ , @ )- системе счисления

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ В ПОЗИЦИОННОЙ ИЗБЫТОЧНОЙ (f, К) -СИС ТЕМЕ СЧИСЛЕНИЯ, содержащее регистр множимого, регистр множителя, регистр произведения, сумматор, счетчик Циклов, счетчик тактов, блок информационной разгрузки, узел выдачи разряда, первую схему сравнения и блок управления, содержшций первый, второй и третий элементы И, первый элемент ИЛИ и первый, второй и третий элементы задержки, причем первые выходы регистра множимого и регистра произведения соединены с первым и вторым информационными входами сумматора соответственно, первый информационный вход регистра произве дения соединен с выходом сумматора, второй выход регистра произведения соединён с информационным входом блока информационной разгрузки, выход младшего разряда регистра множителя соединен с информационным входом узла выдачи разряда, выход кото рого соединен с первым входом, первой схемы сравнения, второй вход которой подключен к выходу счетчика тактов, вход запуска устройства соединен с управляющим входом счетчика циклов, выход признака равенства нулю которого соединен с управляющим входом блока информационной разгрузки,вход запуска устройства через первый элемент задержки блока управления подключен к первому входу первого элемента ИЛИ блока управления, выход которого через второй элемент заде)жки блока управления подключен к первому входу первого элемента И блока управления, выход признака неравенства нулю счетчика циклов подключен к первому входу второго элемента И блока управления, выход которого подключен к второму входу первого элемента ИЛИ блока управления , выход признака равенства нулю счетчика циклов подключен к первому входу третьего элемента И блока управления , выход которого соединен с первым входом управления чтением регистра произведения, информационный выход блока информационной разгрузки соединен с вторым информационным входом регистра произведения,выход признака окончания разгрузки блока ин3d формационной разгрузки подключен к ходу признака окончания работы устрой ства, отл и. чающееся тем, 4 что, с целью повышения быстродей ствия, при t 2, где (.K-rM)j эо в устройство введены коммутатор,

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

3GD С 06 1: 7 49

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) . 3384335/18-24 (22) 20. 01. 82 (46) 15.01.84. Бюл. В 2 (72) 10.Л.Иваськив, В.С.Харам и С.Б.Погребинский (71) Ордена Ленина Институт кибернетики AH УССР и Киевское отделение

Всесоюзного государственного ордена

Ленина и ордена Октябрьской Революции проектного института "Теплоэлектропроект" (53) 681. 325(088. 8) (56) 1. Карцев М.A. Арифметика цифровых машин. М., "Наука", 1969, с ° 347-348, рис. 4-1.

2. Авторское свидетельство СССР

9 920705, кл. G 06 F 7/49, 1979 (прототип) . (54)(57) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

ПОЗИЦИОННОЙ ИЗБЫТОЧНОЙ (, K)

ТЕМЕ СЧИСЛЕНИЯ, содержащее регистр множимого, регистр множителя, регистр произведения, сумматор, счет.чик циклов, счетчик тактов, блок информационной разгрузки, узел выдачи разряда, первую схему сравнения и блок управления, содержащий первый, второй и третий элементы И; первый элемент ИЛИ и первый, второй и третий элементы задержки,.причем первые выходы регистра множимого и регистра произведения соединены с первым и вторым информационными входами сумматора соответственно, первый информационный вход регистра проиэве дения соединен с выходом сумматора, второй выход регистра произведения соединен с информационным входом блока. информационной разгрузки, выход младшего разряда регистра множителя соединен с информационным входом узла выдачи разряда, выход которого соединен с первым входом, первой схемы сравнения, второй вход которой подключен к выходу счетчика тактов, вход запуска устройства соединен с управляющим входом счетчика циклов, выход признака равенства нулю которо. го соединен с управляющим входом блока информационной разгрузки, вход запуска устройства через первый элемент задержки блока управления подключен к первому входу первого элемента ИЛИ блока управления, выход которого через второй элемент задержки блока управления подключен к первому входу первого элемента И блока управления, выход признака неравенства нулю счетчика циклов подключен к первому входу второго элемента И блока управления, выход которого подключен к второму входу первого элемента ИЛИ блока управле- Е ния, выход признака равенства нулю счетчика циклов подключен к первому входу третьего элемента И блока управления, выход которого соединен с первым входом управления чтением реФ»\ гистра произведения, йнформационный выход блока информационной разгрузки соединен с вторым информационным входом регистра произведения, выход признака окончания разгрузки блока информационной разгрузки подключен к выходу признака окончания работы устрой ства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродейс»вия: при ф у 2, где II< » " — » — " 1 в устройство введены коммутатор, (-2) буферных регистров, вторая и третья схемы сравнения, элемент

ИЛИ, счетчик количества буферных регистров, а в блок управления введены шесть элементов ИЛИ, три элемента И и семь элементoa задержки, причем выход младшего разряда регистра множителя подключен к первому информационному входу второй схемы сравнения, второй информационный вход которой подключен к входу значения "0" устройства, а первый выход соединен с первым входом эле1067498 мента ИЛИ, выход которого подключен к входам управления сдвигом регист- ра множителя и регистра произведения и информационному входу счетчика циклов, выход счетчика количества буферных регистров подключен к первому информационному входу третьей схемы сравнения и к управляющему входу коммутатора, информационный вход которого соединен с вторым выходом регистра множимого, а выходы подключены к информационным входам буферных регистров, выходы которых соединены с информационными входами сумматора с третьего по 1 -ый соответственно, второй вход третьей схемы сравнения подключен к входу значе ния "1-1" устройства, выход первого элемента ИЛИ блока управления подклю. чен к управляющему входу второй схемы сравнения, второй выход которой подключен к второму входу первого элемента И блока управления, выход которого соединен с первым входом второго элемента ИЛИ блока управления, выход которого соединен с уп равляющим входом узла выдачи разряда и входом третьего элемента задержки блока управления, выход которого сое- динен с первым входом четвертого элемента И блока управления и через. четвертый элемент задержки блока управления подключен к первым входам пятого и шестого элементов И блока управления, первый и второй выходы третьей схемы сравнения соединены с вторыми входами шестого и пятого элементов И блока управления соответственно, выход пятого элемента И блока управления соединен с первым входом управления чтением регистра множимого и через пятый элемент задержки блока управления подключен к информационным входам счетчика тактов и счетчика количества буферных регистров и входу шестого элемента задержки блока управления, выход которого подключен к второму входу второго элемента ИЛИ блока управления, второй вход четвертого элемента Й блока управления соединен с первым выходом первой схемы сравнения, второй выход

Изобретение относится к области вычислительной техники и может быть использовано при построении арифметических устройств ЦВИ.

Известно устройство для умножения чисел с фиксированной запятой в позиционной системе счисления, содержащее которой подключен к управляющему входу третьей схемы сравнения, выход шестого элемента И блока управления соединен с первым входом третьего элемента ИЛИ блуа управления и через седьмой элемент задержки блока управ,ления подключен к первым входам четвертого и пятого элементов ИЛИ блока управления и входу восьмого элемента задержки блока управления, выход которого подключен к третьему входу второго элемента ИЛИ блока управления, выход четвертого элемента И блока управления подключен к входу девятого элемента задержки блока управления и второму входу третьего элемента ИЛИ блока управления, выход которого соединен с вторыми входами управления чтением регистра произведения и регистра множимого и входами управления чтением буферных регистров, выход девятого элемента задержки блока управления соединен с входом десятого элемента задержки блока управления и вторым входом четвертого элемента ИЛИ блока управления, выход которого подключен к управляющему входу счетчика количества буферных регистров выход десятого элемента задержки блока управления соединен с вторым входом элемента ИЛИ и первым входом шестого элемента ИЛИ блока управления, выход которого подключен к вторым входам второго и третьего элементов И блока управления, второй вход шестого элемента ИЛИ блока управления подключен к выходу второго элемента задержки блока управления, вход запуска устройства соединен с третьим входом четвертого элемента

ИЛИ блока управления и первым входом седьмого элемента ИЛИ блока управления, второй вход которого соединен с выходом девятого элемента задержки и вторым входом пятого элемента ИЛИ блока управления, выход седьмого элемента ИЛИ блока управления подключен к управляющему входу счетчика

I тактов, выход пятого элемента ИЛИ блока управления соединен с входами управления записью буферных регистров. регистры миожимого и множителя, регистр произведения, суюаатор, блок управления, причем выходы регистров множимого и произведения соединены с входами сумматора, выход которого соединен с входом регистра произведения (И .

1067498

Это устройство не позволяет выполнять. операцию умножения чисел с фиксированной запятой в позиционных избыточных (г, М) — системах счисления, использование которых позволяет повышать быстродействие операционных устройств за счет исключения переноса через несколько разрядов при суммировании, ввиду того, что его структура и принцип действия не учитывают специфики представления в таких системах10 счисления чисел с фиксированной запятой.

Наиболее близким по технической сущности к предложенному является

1устиойство для умножения чисел в позиционной избыточной (r, k) — системе счиления, содержащее регистр множимого, регистр множителя, регистр произведения, сумматор, блок управления причем информационные входы сумматора соединены с выходом . регистра множимого и первым выходом регистра произведения, первый информационный вход которого соединен с выходом сумматора, блок информацион,ной разгрузки, реверсивный счетчик циклов, счетчик тактов, схему сравнения количества тактов, узел выдачи разряда, причем второй выход регистра произведения соединен с информационным З0 входом блока информационной разгрузки, выХод младшего разряда регистра множителя соединен с информационным входом узла выдачи разрядов, управляющий вход которого соединен с первым 35 выходом блока управления, а выход соединен с первым входом схемы сравнения количества тактов, второй вход которой соединен с выходом счетчика тактов, первый выход схемы сравнения 40 количества тактов соединен с управляющим входом регистра множимого, первым управляющим входом регистра произведения и первым входом блока управления, второй выход которого сое- 45 динен с управляющим входом сумматора, второй и третий управляющие входы регистра произведения соединены соответственно с третьим и четвертым выходами блока управления, второй выход .схемы сравнения количества тактов соединен с управляющим входом регистра, множителя, четвертым управляющим входом регистра произведения и-первым входом счетчика тактов, второй и тре тий входы которого соединены соответ- ственно с пятым и шестым выходами блока управления, седьмой выход которого соединен с первым входом реверсивного счетчика циклов, второй вход которого соединен с вторым выходом 60 схемы сравнения количества тактов, первый,. второй, и третйй выходы реверсивного счетчика циклов соединены соответственно с вторым и третьим входами блока управления и управляю- щим входом блока информационной разгрузки, информационный и управляющий выходы которого соединены соответственно с вторым информационным входом регистра произведения и четвертым входом .блока управления, пятый вход которого соединен с управляющим входом устройства, выход индикации которого соединен с восьмым выходом блока управления, причем блок управления содержит усилители-формирователи,элементы И, ИЛИ и задержки, причем вход первого усилителя-формирователя соединен с пятым входом блока, а выход — с вторым, третьим, пятым, седьмым выходами блока и входом первого элемента задержки, выход которого соединен с первым входом элемента ИЛИ, выход которого соединен с первым выходом блока, и входом второго элемента задержки, выход которого соединен с первыми входами первого, второго и третьего элементов- И, вторые входы которых соединены соответственно с (первым, вторым и третьим выходами блока, выход первого элемента И сое" динен с шестым выходом блока и через третий элемент задержки — с вторым входом элемента ИЛИ, третий вхрд которого соединен с выходом второго элемента И, выход третьего элемента И соединен с четвертым выходом блока, четвертый вход которого соединен с входом второго усилителя-формирователя, выход которого соединен с восьмым выходом блока 521.

Недостатком этого устройства является невысокое быстродействием при получении сумм частичных произведений выполняется суммииование только двух операндов-регистров множимого и произведения. Пусть в разряде множителя на некотором -том такте выполнения операции умножения записана цифраcL > 2.. Это значит, что для получения частичного произведения на этом такте надо просуммировать содержимое регистра множимого с содержимым регистра произведения последовательно сЦ раз. !

Цель изобретения — повыаение быстродействия.

Поставленная цель достигается тем, что в устройство для умножения в позиционной избыточной (r k)системе счисления, содержащее регистр множимого, регистр множителя, регистр произведения, сумматор, счетчик циклов, счетчик тактов, блок информационной разгрузки, узел выдачи разряда, первую схему сравнения и блок управления, содержащий первый, второй и третий элементы И, первый элемент ИЛИ и первый, второй и третий элементы задержки, причем первые выходы регистра множимого и регистра произведения соединены с первым и

1067498 вторым информационными входами сумматора соответственно, первый информационный вход регистра произведения соединен с выходом сумматора, второй выход регистра произведения соединен с информационным входом блока информационной pa=.грузки, выход младшего разряда регистра множителя соединен с информационным входом узла выдачи разряда, выход которого соединен с первым входом первой схемы сравнения,l0 второй вход которой подключен к выходу счетчика тактов, вход запуска устройства соединен с управляющим входом счетчика циклов, выход приз- нака равенства нулю которогосоединен,15 с управляющим входом блока информационной разгрузки, вход запуска устройства через первый элемент задержки блока управления подключен к первому входу первого элемента ИЛИ блока управления, выход которого через второй элемент задержки блока управления подключен к первому входу первого элемента И блока управления, выход признака неравенства нулю счетчика циклов подключен к первому,входу второго элемента И блока управления, выход которого подключен к второму входу первого элемента ИЛИ блока управления, выход признака равенства нулю счетчика циклов поцключен к пер вому входу третьего элемента И блока управления, выход которого соединен с первым входом управления чтениемрегистра произведения, информационный выход блока информационной разгрузки соединен с вторым информационным входом регистра произведения, выход признака окончания разгрузки блока информационной разгрузки подключен к выходу признака окончания работы устройства, введены коммутатор, (Q -2) буферных регистров, вторая и третья схемы сравнения, элемент ИЛИ, счетчик количества буферных регистров, а в блок управления введены шесть элементов ИЛИ, три элемента И и семь элементов задержки, причем выход младшего разряда регистра множителя подключен к первому информационному входу второй схемы сравнения, второй информационный вход которой подключен ко входу значения "0" устройства, а первый вход соединен с первым входом элемента ИЛИ, выход которого подключен к входам управления ээ сдвигом регистра множителя и регистра произведения и информационному входу счетчика циклов, выход счетчика количества буферных регистров подключен к первому информационному входу 60 третьей схемы сравнения и к управляющему входу коммутатора, информационный вход которого соединен с вторым выходом регистра множимого, а выходы подключены к информационным входам буферных регистров, выходы которых соединены с информационными входами сумматора с третьего по O -ый соответственно, второй вход третьей схемы сравнения подключен к входу значения

"Ф-1" устройства, выход первого элемента ИЛИ блока управления подключен к управляющему входу вторбй схемы сравнения, второй выход которой подключен к второму входу первого элемента И блока управления, выход которого соединен с первым входом вто рого элемента ИЛИ блока управления, выход которого соединен с управляющим входом узла выдачи разряда и входом третьего .элемента задержки блока управления, выход которого соединен с первым входом четвертого элемента И блока управления и через четвертый элемент задержки блока управления подключен к первым входам пятого и шестого элементов И блока управления, первый и второй выходы третьей схемы сравнения соединены с вторыми входами шестого и пятого элементов И блока управления соответственно, выход пятого элемента И блока управления соединен с первым входом управления чтением регистра множимого и через пятый элемент задержки блока управления подключен к информационным входам счетчика тактов и счетчика количества буферных регистров и входу шестого элемента задержки блока управления, выход которого подключен к второму входу второго элемента

ИЛИ блока управления, второй вход четвертого элемента Й блока управления соединен с первым выходом первой схемы сравнения, второй выход которой подключен к управляющему входу третьей схемы сравнения, выход шестого элемента И блока управления соединен. с первым входом третьего элемента Ющ блока управления и через седьмой элемент задержки блока управления подключен к первым входам четвертого и пятого элементов ИЛИ блока управления и входу восьмого элемента задержки блока управления, выход которого подключен к третьему входу второго элемента ИЛИ блока управления, выход четвертогб элемента И блока управления подключен к входу девятого элемента задержки блока управления и второму входу третьего элемента ЙЛИ блока управления, выход которого соединен с вторыми входами управления: чтением регистра йроиэведения и регистра множимого и входами управления чтением буферных регистров, выход девятого элемента задержки блока управления соединен с входом десятого элемента задержки блока управления и вторым входом четвертого элемента ИЛИ блока управления, выход которого подключен к управлякщему

1067498 входу. счетчика количества буферных регистров, выход десятого элемента задержки блока управления соединен с вторым входом элемента ИЛИ и первым входом шестого элемента ИЛИ блока управления, выход которого подключен к вторым входам второго. и третьего элементов И блока управления, второй вход шестого элемента ИЛЙ блока управления псдключен к выходу второго элемента задержки блока управления, вход запуска устройства соединен с третьим входом четвертого. элемента ИЛИ блока управления и первым входом седьмого элемента ИЛИ блока управления, второй вход кото- 15 рого соединен с выходом девятого элемента задержки и вторим входом пятого элемента ИЛИ блока управления, выход седьмого элемента ИЛИ блока управления подключен к управляющему 20 входу счетчика тактов, выход пятого элемента ИЛИ блока управления соедиНеи с входами управления записью буферных регистров.

На фиг.1 показана схема устройства ддя умножения в позицнонной избыточной (r k) - системе счисления, на фиге2 - схема блока управления, на фиг.З вЂ” cxeMa блока информационной разгрузки; на фиг.4 - схема ;® узла анализа блока информационной разгрузки; иа фиг.5 - схема узла местного управления блока информационной разгрузки.

Устройство содержит реверсивный 35 счетчик циклов 1, блок информацион ной разгрузки 2, блок управления 3, .регистр произжщения 4,.сумматор 5, и-21 буФерных регистров 6 ь(хет=1сМ коэваутатор 7, регистр множимого 4р

8, узел 9 выдачи разряда, счетчик 10 количества буферных регистров, схему сравнения 11, регистр множителя 12, схему сравнения 13, схему сравнения

14, счетчик тактов 15, элемент ИЛИ 45

16, канал 17, соединяющий управляющий выход блока информационной разгрузки 2 с первым входом блока управления 3, каналы 18 и 19, соединяющие выходы признаков равенства и неравенства нулю счетчика циклов 1 с вторым -5О и третьим входом блока управления 3, канал 20, соединяющий первый выход блока управления 3 с управляющим входом счетчика циклов 1, канал 21, соединяющий второй выход блока управления 3 с входом управления чтением регистра произведения 4, каналы 22, соединяющие третий выход бло:ка управления 3 с входами управления чтением регистра произведения 4, 60 регистра множимого 8 и регистров б, канал 23, соединяющий четвертый выход блока управления 3 с входом управления чтением регистра множимого

8, каналы 24, соединяющие пятый вы- у ход блока управления 3 с входами управления записью регистров б, канал 25, соединяющий шестой выход блока управления 3 с управляющим входом узла 9, канал 26, соединяющий седьмой выход блока управления

3 с управляющим входом счетчика 10, канал 27, соединяющий восьмой выход блока управления 3 с информационным входом счетчика 10, канал 28, соединяющий девятый выход блока управления 3 с управляющим входом схемы сравнения 13, каналы 29 и 30, соединяющие соответственно десятый и одиннадцатый выходы блока управления с управляющими и информационным входами счетчика тактов 15, канал

31, соединяющий двенадцатый выход блока управления 3 с первым входом элемента ИЛИ 16, каналы 32 и 33, соединяющие выходы схеьы сравнения

11 соответственно с четвертым и пятым входами блока управления 3, канал 34, соединяющий выход схемы сравнения 13 с шестым входом блока управления 3, канал 35, соединяющий выход схеьы сравнения 14 с седьмым входом блока управления 3, канал 36, соединяющий первый выход регистра произведения 4 с информационным входом блока информационной разгрузки 2, каналы 37-39, соединяющие выход элемента ИЛИ 16 соответственно с информационным входом счетчика 1, с входом управления сдвигом регистра произведения 4, с входом управления сдвигом регистра множителя

12, канал 40, соединяющий выход признака равенства нулю счетчика 1 с управляющим входом блока информационной разгрузки 2, канал 41, соединяющий выход сумматора 5 с первым информационным входом регистра произведения 4, канал 42, соединяющий информационный выход блока 2 с вторым информационным входом регистра произведения 4, канал 43, соединяющий выс ход регистра 4 с информационным входом сумматора 5, каналы 44, соединяющие выходы (l -2) регистров 6 с информационными входами сумматора 5, канал 45, соединяющий выход регистра множимого 8 с информационным входом сумматора 5, каналы 46, соединяющие выходы коммутатора 7 с информацион ными входами регистров б, канал 47, соединяющий выход регистра 8 с информационным входом коммутатора 7, канал 48, соединяющий выход счетчика 10 с управляющим входом коммута тора 7, каналы 49 и 50, соединяющие выход последнего разряда регистра множителя 12 соответственно с информационным входом узла 9 н первым информационным входом схемы сравнения 13, канал 51, соединяющий второй вход схема сравнения 13 с входом зна.

1067498 »ния "0", канал 52, соединяюший вык< д схемы сравнения 13 с вторым входом элемента ИЛИ 16, канал 53, соединякнций выход узла 9 с первым входом схемы сравнения 14, канал 54, соединяющий выход счетчика тактов 15 с вторым входом схемы сравнения 14 канал 55, соединяющий выход схемы сравнения 14 с управляющим входом схемы сравнения 11, канал 56, соединяющий выход счетчика 10 с первым информационным входом схемы сравнения 11, канал 57, соединяющий второй информационный вход схемы сравнения

11 с входом значения "1-1", вход 58 запуска устройства, 59 устройства . 15 признака окончания работы.

Регистры 6, регистр множимого 8, регистр множителя 12, а также сумматор 5 имеют по п. k-ичных разрядов, регистр произведения 4-2П k-ичных gQ разрядов. Счетчик 15 содержит

3 + L двоичных разрядов, счетчик 101 д<) двоичных разрядов, счетчик 1 — )Ьс п двоичных разрядов.

Блок управления 3 (фиг.2) содержит элементы задержки 60-69, элементы ИЛИ 70-76, элементы И 77-82.

Блок информационной разгрузки 2 (фиг.3) содержит узел 83 местного управления, узел анализа. 84, счетчик о

85 номера разряда информационной разгрузки, счетчик 86, накапливающий одноразрядный сумматор 87 по модулю

К, узел 88 выдачи, схему сравнения

89, регистр 90 информационной разгрузки, коммутатора 91, 92, шину 93 значения "0".

Узел анализа 84 блока 2 (фиг.4) содержит схему сравнения 94, схему сравнения 95, элементы И 96, ИЛИ 97, 4р

И 98, И 99, схему сравнения 100, 101, элементы ИЛИ 102, 103, шину 104 значения "0", шину 105 значения

"К вЂ” 1 — r" шину 106 значения "1", входы 107-111, выходы 112-115.

Узел 83 местного управления блока

2 (фиг.5) содержит элементы ИЛИ 116, задержки 117, 118, И 119, задержки

120, И 121, задержки 122, И 123, задержки 124, 125, входы 126-129, выходы 130-134.

Устройство работает следующим образом.

В исходном состоянии в регистре множителя 12 находится k-ичный код множителя, в регистре 8 — k-ичный код множимого. Регистр 4, регистры

6 находятся в нулевом состоянии;Счетчик тактов 15 и счетчик 10 установлены в состоянии "1" сигналами, постулакицими с блока управления 3 по ка 60 налам 29 и 26 соответственно. Под действием управляющего сигнала, поступающего с блока управления 3 по каналу 20, в реверсивный счетчик циклов 1 записывается. числ» "г ". 65

Работа устройства начинается с момента псступления управляющего сигнала по входу 58 устройства.

Процесс умножения двух и -разрядных чисел, представленных k-ичными кодами в избыточной (r, k) — системе счисления, в общем случае состоит из собственно операции умножения этих чисел и коррекции результата, связанной с выполнением операции информационной разгрузки.

Собственно операций умножения выполняется из и циклов. В каждом очередном цикле множимое умножается на соответствующий -й (4.= л,g.....,tl) разряд множителя.

Цикл с номером < начинается с,момента поступления управляющего сигнала по каналу 28 с блока управления

3 на схему сравнения 13, По этому импульсу происходит сравнение последнего разряда регистра множителя 12 со значением "0". Значение "0" поступает на схему сравнения 13 по каналу .51, а последний разряд регистра множителя поступает на схему сравнения 13 по каналу 50. Если значение последнего разряда регистра множителя в данном -ом цикле равно нулю, то сигнал с выхода схемы сравнения

13 по каналу 52 поступает на элемент

ИЛИ 16, с выхода которого сигнал поступает на вхрды управления сдвигом регистра множителя 12 и регистра произведения 4, а также на информационный вход реверсивного счетчика циклов

1. Под действием этого сигнала происходит сдвиг, вправо на один k- ичный разряд содержимого регистров 12, 14 и уменьшение на единицу содержимого счетчика циклов 1. Выполнение

4-ro цикла собственно операция умножения в этом случае заканчивается.

При выполнении циклов с .номерами с первого по (и- ) -й значение счетчика

1 не становится равным нулю после их окончания. В этом случае со счетчика 1 по каналу 19 в блок управления

3 поступает сигнал, под действием которого выполняется следующий цикл собственно операции умножения.

Если значение последнего разряда регистра множителя 12 не равно нулю, то сигнал об этом по каналу 34 поступает на вход блока управления 3, с шестого выхода которого по каналу 25 поступает сигнал на управляющий вход узла выдачи разряда 9. Происходит сравнение последнего разряда регистра множителя с текущим значением счетчика тактов 15. Последний разряд регистра множителя 12 поступает через узел 9 на схему сравнения 14 по каналу 53, а значение счетчика 15 поступает на схему сравнения 14 по. каналу 54.

1067498

20 татора 7. Значение регистра множимого

Если текущее значение счетчика 10 40 равно "В-1", то с выхода схемы сравнения 11 по каналу 33 сигнал поступает на пятый вход блока управления

3 ° С третьего выхода блока 3 поступает управлякщий сигнал по каналу 22 на управляющие входы регистра множимого 8, регистров 6; регистра произведения 4. Под действием этого сигнала осуществляется суммирование кодов указанных регистров в сумматоре

5. Результат суммирования по каналу

41 переписывается в регистр произведения 4. После формирования кода в регистре произведения 4 под действием управляющего сигнала, поступающего с блока управления по каналу 26,55 происходит установка в "1", счетчика

10, а под действием управляющего сигнала, поступающего по каналу 24, про65

При неравенстве кодов, поступающих на входы схемы сравнения 14, сигнал по каналу 55 поступает с выхода схемы сравнения 14 на управляющий вход схемы сравнения 11 и происходит сравнение текущего значения счетчика 10 с постоянным значением""1-1". Значение счетчика 10 и постоянное значение "9-1" поступают ,на входы схемы сравнения 11 соответ ственно по каналам 56 и- 27.

При неравенстве этих значений,,сигнал с выхода схемы сравнения 11 по каналу 32 поступает на четвертый вход блока управления 3. С четверто го выхода блока 3 поступает управляющий сигнал по каналу 23, под действием которого осуществляется через коммутатор 7 перепись содержимого регистра 8 в свободный регистр 6, :номер которого находится в счетчике

10. Выход счетчика 10 по каналу 48 поступает на управляющий вход комму8 по каналу 47 поступает на коммутатор 7 и по одному из каналов 46 — в свободный регистр 6. После окончания формирования кода в свободном регист ре 6 блок управления 3 выдает управляющие сигналы, поступающие по каналам 27 и 30 соответственно на входы счетчика 10 и счетчика 15.Происходит увеличение на единицу содержимого этих счетчиков и заканчивается очередной такт выполнения собственно операции умножения. Следующий такт начинается под действием управляющего импульса, поступающего по каналу

25 на управляющий вход узла выдачи разряда 9. исходит установка в нулевое состояние регистров 6. В случае равенства значения счетчика 10 со значением "к-1" увеличения значения на единицу содержимого счетчика тактов 15 не происходит и продолжается выполнение такта. В данном случае продолжение вы25

35 полнейия такта происходит т к ке, как и начало нового такта нри и стуцлении управляющего сигнала но каналу

25 на узел выдачи раэряда 9.

Если в процессе выполнения очередного такта 1.-го цикла работы устройства происходит равенство значения последнего разряда регистра множителя 12 со значением счетчика тактов

15, то происходит окончание выполнения данного i, --fo цикла собственно операции умножения. При этом с выхода схемы сравнения 14 по каналу 35 в блок управления 3 поступает сигнал.

С третьего выхода блока 3 поступает сигнал по каналу 22, под действием которого осуществляется суммирование кодов регистра множимого 8, регистров б, регистра произведения 4 в сумматоре 5. Результат суммирования

1по каналу 41 переписывается в регистр

4. Далее под действием управляющих сигналов, поступанших с блока управления 3 по каналам 26 и 29, происходит установка в "единичное" состо яние счетчика 10 и счетчика тактов

15, а под действием управлэющего сигнала, поступающего по каналу 24, осуществляется установка в нулевое состояние регистров 6. После окончания формирования кодов исходных состояний в счетчиках 10 и 15, а также в регистрах 6, управляющий сиг нал с двенадцатого выхода блока управления 3 поступает по каналу 31 на вход элемента ИЛИ 16. Сигнал с выхода элемента ИЛИ 16, как указано, вызывает переход к следующему (i. +1)— му циклу выполнения собственно операции умножения.

После окончания последнего ч -го цикла собственно операции умножения значение счетчика циклов 1 становится равным нулю. В этом случае выхода счетчика 1 по каналу 18 в блок управ ления 3 поступает сигнал, в ответ на который блок управления 3 выдает управляющий сигнал по каналу 21. Под действием этого сигнала код регистра произведения 4, где находится результат собственно умножения, по каналу 36 передается в блок информационной разгрузки 2. Одновременно с передачей сигнала по каналу 18 с выхода счетчика циклов 1 по каналу 40 в блок информационной разгрузки 2 поступает сигнал, инициирующий начало коррекции кода собственно умножения. В блоке информационной раэгрузки 2 код результата собственно умножения анализируется с целью установления соответствия формы представления результата и формы представления чисел с фиксированной :запятой в позиционной избыточной г, :) - системе счисления. Если соответ<..твй» устанавливается,операция инфо;м.i.tèîííîé

14

13

1067498 разгрузки над результатом собственно умножения не выполняется. Сигнал соответствия из блока 2 по каналу 17 поступает в блок 3 и свидетельствует о завершении операции умножения.

Результат умножения двух чисел находится в регистре произведения 4. Если же соответствие не устанавливается, то в блоке информационной разгрузки 2 над результатом собственно умножения осуществляется операция информационной разгрузки, пока ре10 зультат не будет соответствовать фар ме представления чисел с фиксированной запятой в позиционной избыточной (r, k), — системе счисления. Скорректированный результат умножения с бло ка информационной разгрузки 2 по каналу 42 поступает в регистр произведения 4. Одновременно с блока информационной разгрузки 2 по каналу

17 в блок управления 3 поступает сигнал об окончании операции умножения.

Работа блока управления 3 начинается под действием входного управля ющего сигнала, поступающего по входу 58 устройства. Этот сигйал передается на канал, а также поступает ,на входы элементов ИЛИ 76, 73. С вы ходов элементов ИЛИ 76, 73 управляющие импульсы передаются соответственно В каналы 29, 26. Через время с выхода элемента ИЛИ 70 второй

ЗО управляющий импульс поступит в канал

28. Временный интервал „ элемента задержки 60 определяется наибольшим из времен формирования кодов начальных условий в счетчиках 1, 10, 15.

Под действием управляющего импульса, 35 поступает по каналу 52,на элемент ИЛИ 45

16. С выхода элемента ИЛИ 16 сигнал поступает на управлякщие входы регистра множителя 12 и регистра произведения 4, а также на информационный вход счетчика циклов 1. Под действиеМ этого сигнала происходит сдвиг вправо на один k-ичный разряд соцержимого регистров множителя 12 и произведения 4, а также уменьшение на единицу содержимого реверсивного счетчика циклов 1.

В бло.<е управления управляющий сигнал проходит через элемент зацержки 61 (временной интервал элемента задержки 61 равен времени формирования кода в схеме сравнения 13), через элемент ИЛИ 75 и поступает на входы элементов И 78, 79. Если значение счетчика 1 не равно нулю, то с выхода этого счетчика на элемент поступающего в канал 28, происходит сравнение последнего разряда регист- 40 ра множителя 12 со значением "0".

Если значение последнего разряда регистра множителя 12 равно нулю, то сигнал с выхода схемы сравнения 13

И 78 приходит разрешающий сигнал н управляющий сигнал с выхода элемента

И 78 поступает на элемент ИЛИ 70, вызывая формирование управляющей последовательности сигналов следующего цикла работы устройства умножения.

Если значение последнего разряда регистра множителя 12 не равно нулю, то сигнал с выхода схемы сравнения

13 по каналу 34 поступает на вход элемента И 77 и управляющий сигнал с выхода элемента задержки 61 проходнт через элемент И 77, элемент ИЛИ

71 и поступает в канал 25. Под действием этого сигнала происходит выдача последнего разряда регистра множителя 12 и сравнение данного разряда со значением содержимого счетчика.