Цифровой частотомер

Цифровой частотомер

Иллюстрации

Показать все

Реферат

 

1. ЦИФРОВОЙ ЧАСТОТОМЕР, содержащий первый делитель частоты, генератор образцовой частоты, первый входной формирователь, дйа многоразрядных счетчика, процессор управления и Индикации, первый и второй входы которого соединены соответственно с выходами первого и вто-. рого многоразрядных счетчиков, а первый выход процессора управления и индикации подключен к входам обнуления первого и второго многоразрядных счетчиков, отличающийся тем, что, с целью pacmiiрения функциональных возможностей, в него введены второй входной форкирователь , второй, третий и четвертый делители частоты, пять расщепителей фаз последовательностей, коммутатор , две группы D-триггеров, элемент задержки, две группы эпементов ИЛИ-НЕ, две группы двухразрядных двоичных счетиксв, два формирователя сигналов переноса, два комбинационных дешифратора, причем первые входы первого и второго входных формирователей подключены соответственно к первой и второй входным шинам устройства, вторые входы первого и второго входных формирователей соединены соответственно с вторым и третьим выходами процессора управления и индикации, прямой и инверсный выходы первого входного формирователя соединены соответственно с входами первого и второго делителей частоты, прямой и инверсный выходы второго входного формирователя подключены соответственно к входам третьего и четвертого делителей частоты, выходы старших разрядов первого, второго, третьего и четвертого делителей частоты соединены соответственно с первым, вторым, i третьим и четвертым входами коммутатора , инверсные выходы младших разрядов первого, второго, третьего и четвертого делителей частоты подключены соответственно через первый, второй, третий и четвертый расщепители фаз последовательностей соответственно к пятому, шестому, седьмому и восьмому входам коммутатора, управлякишй вход которого соединен с четвертым выходом процессора управления и индикации, первая группа прякых и инверсных выходов коммутатора соединена с входами синхронизации соответственно первой и второй половины первой группы D -триггеров, вторая группа выходов коммутатора соединена с входами синхронизации первых половин второй группы О-триггеров и первыми входами первой группы элементов ИЛИ-НЕ, вторая группа инверсных выходов коммутатора соединена с входами синхронизации вторых половин второй группы Т)-триггеров и первыми входами первой группы элементов ИЛИ-НЕ, D-входы первой группы О-триггеров подключены к шине логической единицы, входы обнуления -первой группы Т) -триггеров

COOS СОВЕТСКИХ

СОЦИАЛИСТ ИЧЕ(НИХ

РЕСПУЬЛИК . (19) (И?

ylang G 01 R 23/10

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPGH0MV СВИДЕТЕЛЬСТВ(ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3329250/18-21 (22) 20.08.81 (46) 23.01.84. Бюл. Р 3 (72) Л.A.Äóáèöêèé, В.М.Тафель и Б.И.Швецкий (71) Львовский ордена Ленина политехнический институт им.Ленинского комсомола и Научно-производственное объединение радиоэлектронной медицинской аппаратуры (53) 621.317.7(088.8) (56) 1. 1?)вецкий Б.И. Электронные измерительные приборы с цифровым отсчетом. Киев, "Техника", 1964, с. 86-90.

2. Описание частотомеров модели

5305А-1100 МГц фирмы "Hewlе11 Ра.с—

kard", 1979 (прототип). (54,)(57) 1. ЦИФРОВОЙ ЧАСТОТОМЕР, содержащий первый делитель частоты, генератор образцовой частоты, первый входной формирователь, дНа многоразрядных счетчика, процессор управления и индикации, первый и второй входы которого соединены соответственно с выходами первого и второго многоразрядных счетчиков, а первый выход процессора управления и индикации подключен к вхоцам обну ления первого и второго многоразрядных счетчиков, о т л и ч а ю— шийся тем, что, с целью расширения функциональных воэможностей, в него введены второй входной форMBpoBBTeJlb второй, третий и четвертый делители частоты, пять расщепителей фаз последовательностей, коммутатор, две группы D -триггеров,. элемент задержки, две группы элементов ИЛИ-НЕ, две группы двухразоядных двоичных счетиков, два формирователя сигналов переноса, два комбинационных дешифратора, причем первые входы первого и второго входных формирователей подключены соответственно к первой и второй входным шинам устройства, вторые входы первого и второго входных формирователей соединены соответственно с вторым и третьим выходами процессора управления и индикации, прямой и инверсный выходы первого входного формирователя-соединены соответственно с входами первого и второго делителей частоты, прямой и инверсный выходы второго входного формирователя подключены соответственно к входам третьего и четвертого делителей частоты, выходы старших разрядов первого, второго, третьего и четвертого делителей частоты соединены соответственно с первым, вторым, э 2 третьим и четвертым входами коммутатора, инверсные выходы младших разрядов первого, второго, третьего и четвертого делителей частоты подключены соответственно через первый, второй, третий и четвертый расщепители фаэ последовательностей соответственно к пятому, шестому, седьмо му и восьмому входам коммутатора, управлякщий вход которого соединен с четвертым выходом процессора управления и индикации, первая группа пряьаах и инверсных выходов коммутатора соединена с входами синхронизации соответственно первой и второ половины первой группы D --триггеров вторая группа прямых выходов коммутатора соединена с входами синхрони эации первых половин второй группы

Р-триггеров и первыми входами первой группы элементов ИЛИ-НЕ, вторая груп па инверсных выходов коммутатора соединена с входами синхронизации вторых половин второй группы Ь-триггеров и первыми входами первой группы элементов ИЛИ-НЕ, D -входы первой группы D-триггеров подключены к шине логической единицы, входы обнуления -первой группы Ъ -триггеров

1068834 подключены к в <одам обнуления второй группы I> триггеров и к пятому выходу процессора управления и индикации, вход разрешения синхронизации первой группы В триггеров соединей с входами обнуления первой и второй групп двухразрядных двоичных счетчиков и с первым выходом процессора управления и индикации„ выходы первой группы D -триггеров, объедийенные монтажным ИЛИ, подключены к D-входам вто- рой .группы D-триггеров и к входу элемента задержки, выход которого подключен к входам разрешения синхронизации первой и второй групп двухразрядных двоичных счетчиков, выход генератора образцовой частоты соединен с входом пятого расщепителя фаз, прямые и инверсные выходы которого подключены к первым входам соответственно первой и второй половины второй группы элементов ИЛИ-НЕ, входы разрешения синхронизации второй группы 2-триггеров соединены с шестым выходом процессора управления и индикации, .выходы второй группы

0-триггеров, объединерныд монтажным

ИЛИ, подключены к вторым входам первой и второй групп элементов ИЛИ-НЕ, выходы которых соединены со счетными входами соответственно первой и второй групп двухразрядных двоичных счетчиков, выходы которых подключены к информационным входам соответственно первого и второго комбинационных дешифраторон, а также к входам соответственно первого и второго формирователей сигналов переноса, выход первого формирователя переноса соединен с входом коррекции первого комбинационного дешифратора и со счетным входом первого многоразрядного

„счетчика, выход второго формирователя переноса соединен с нходом коррекции второго комбинационного дешифратора и со счетным входом второго многоразрядного счетчика, выходы первого и второго комбинационных дешифраторон подключены соответ-, ственно к третьему и четвертому входам процессора управления и индикации.

2. Частотомер по и. 1, о т л и ч а ющи и с я тем, что н нем при о-разрядных делителях частоты первый, второй, третий и четвертый расцепители фаз-.последовательностей содержат по 2 — а — 1 счетных и триггеров — 1-ступенчатой структуры, при этом количество триггеров

i-й ступени равно 2 - 1, входы триггеров i -й ступени подключены к прямым и инверсным выходам триггеров < — - 1-й ступени и к входу расщепителя фаз последовательностей, соединенному с инверсным выходом,« -го разряда делителя частоты, а выходы Расщепителя фаз последовательностей соединены с выходами триггеров последней A — 1-й ступени.

3. Частотомер по и. 1, о т л и ч а ющи и с я тем, что пятый расщепитель фаз последовательностей содержит 2 " - 1 последовательно соединенные элементы задержки, при этом вход первого элемента задержки подключен к входу расщепителя фаз последовательностей, выход предыдущего элемента задержки соединен с входом последующего элемента задержкй, вход пятого расщепителя фаз последовательностей и выход каждого элемента задержки подключен к входу соотнетствующего им одного из 2" буфера, прямые и инверсные выходы которого соединены с выходами расщепителя фаз последовательностей.

4. Частотомер по и. 1, о т л и ч а ю шийся тем, что первый и второй комбинационные дешифраторы содержат комбинационный сумматор, элемент ИЛИ, логический корректирующий элемент, первый вход которого соединен с входом коррекции комбинационного дешифратора, информационные входы которого подключены к входам комбинационного сумматора и к вторым входам логического корректирующего элемента, выходы которого соединены с первыми входами элемента

ИЛИ, вторые входы которого соединены с выходами старших разрядов комбинационного сумматора, выходы элемента ИЛИ и выходы младших разрядов комбинационного сумматора соединены с выходами соответственно старших и младших разрядов комбина:тионного дешифратора.

5. Частотомер по п. 1, о т л и— ч а ю шийся тем, что процессор управления и индикации содержит пульт задания режимов, управляющий автомат, блок индикации и арифметическое устройство, первый и второй входы, операндов которого подключены соответственно к первому и второму входам процессора управления и индикации, управляющий вход арифметического устройства соединен с первым выходом управляющего автомата, выходы признаков результата арифметического устройства подключены к первым входам условий управляющего автомата, выходы результата арифметического устройства соединены с информационными входами блока индикации, управляющий вход которого соединен с вторым выходом управляющего автомата, третий, четвертый, пятый и шестой выходы которого подключены сротнетстненно к перному, четвертому, пятому и шестому выходам процессора управления и индикации, вторые

1068834 входы условий управляющего автомата подключены к первым выходам пульта задания режимов, второй и третий

Изобретение относится к информационно-измерительной технике и может быть использовано для автоматического измерения частоты, периода, интервалов и длитеЛьностей сигналов произвольной формы.

Известен цифровой частотомер, содержащий декадные счетчики, генератор образцовой частоты, коммутатор, блок управления, формирователи L11.

Однако этот цифровой частотомер отличается низким быстродействием, обусловленным применением декадных счетчиков с обратными связями, а также проблемами коммутации сигналов и стробообразования.

Наиболее близким к изобретению является цифровой частотомер, содержащий первый делитель частоты, генератор образцовой частоты, первый входной формирователь, два многоразрядных счетчика„ процессор управления и индикации, первый и второй входы которого соединены соответственно с выходами первого и второго многоразрядных счетчиков, а первый выход процессора управления и индикации подключен к входам обнуления первогО и второго многоразрядных счетчиков Q), В известном частотомере достигнуто максимальное быстродействие, однако при этом существенно сужены фуйкциональные воэможности — производится только измерение частоты и периода входного сигнала и невозможна реализация таких традиционных режимов, как измерение интервалов, длительностей импульсов, отношения час тот двух сигналов, непосредственный счет входных -импульсов и т.д.

Цель изобретения - расширение функциональных воэможностей.

Поставленная цель достигается тем, что в цифровой частотомер, содержащий первый делитель частоты, генератор образцовой частоты, пер:вый входной формирователь, два многоразрядных счетчика, процессор управления и индикации, первый и второй входы которого соединены соответственно с выходами первого и второго многоразрядных счетчков, а первый выход процессора управления и индикации подключен к входам обнуления первого и второго многоразрядных счетчиков, введены второй выходы которого соединены соответственно с вторым и третьим входами процессора управления и индикации. входной формирователь, второй, третий и четвертый делители частоты, пять расщепителей фаз последовательностей, коммутатор, две группы

5 Й-триггеров, элемент задержки, две группы элементов ИЛИ-НЕ, две группы двухразрядных двоичных счетчиков, два формирователя сигналов переноса, два комбинационных дешифратора, 0причем первые входы первого и второго входных формирователей подключены соответственно к первой и .второй входным шинам устройства, вторые входы первого и второго входных фор 5мирователей соединены соответственно с вторым и третьим выходами процессора управления и индикации,прямой и инверсный выходы первого входного формирователя соединены соответственно с входами первого и второго

20 делителей частоты, прямой и инверсный выходы второго входного формирователя подключены соответственно к входам третьего и четвертого делителей частоты, выходы старших разрядов

25первого, второго, третьего и четвертого делителей частоты соединены соответственно с первым, вторым, третьим и четвертым входами коммутатора, инверсные выходы младших разрядов

З0 первого, второго, третьего и четвертого делителей частоты подключены соответственно через первый, второй, третий и четвертый расщепители фаз последовательностей соответственно

35 к пятому, шестому, седьмому и восьмому входам коммутатора, управляющий вход которого соединен с четвертым выходом процессора управления и

40 индикации,. первая группа прямых и инверсных выходов коммутатора соединена с входами синхронизации соответственно первой и второй половины

1 первой группы D -триггеров,. вторая

45 гРуппа прямых выходов коммутатора соединена с входами синхронизации первых половин второй грыппы Э-триггеров и первыми входами первой группы элементов ИЛИ-НЕ, вторая группа

50 инверсных-выходов коьюлутатора соеди,нена с входами синхронизации вторых половин второй группы 9-триггеров и первыми входами первой группы элементов ИЛИ-НЕ, 2 -входы первой группы Ъ-триггеров подключены к шине ло1068834 гической единицы, входы обнуления первой группы 9-триггеров подключены к входам обнуления второй группы

Р-триггеров и к пятому выходу процес. сора управления и индикации, вход разрешения синхронизации первой груп- 5 ,пы Э.-триггеров соединен с входами обнуления первой и второй групп двухразрядных двоичных счетчиков и с первым выходом процессора управления и индикации, выходы первой группы 10

D-триггеров, объединенные монтажным

ИЛИ, подключены к 2 -входам второй группы Q --триггеров и к входу элемента задержки, выход которого подключен к входам разрешения синхрониза- 15 ции первой и второй групп двухразрядных двоичных счетчиков, выход генератора образцовой частоты соединен с входом пятого расщепителя фаэ, прямые и инверсные выходы которого подключены к.первым входам соответственно первой и второй половины второй группы элементов ИЛИ-НЕ, входы разрешения синхронизации второй группы 2— триггеров соединены с шестым выходом процессора управления и индикации, выходы второй группы 2-триггеров, объединенные монтажным ИЛИ, подключены к вторым входам первой и второй групп элементов ИЛИ-НЕ, выходы которых соединены со счетными входами соответственно первой и второй групп двухразрядных-двоичных счетчиков, выходы которых подключены к информационным входам соответственно первого и второго комбинационных дешифраторов, а также к входам соответственно первого и второго формирователей сигналов переноса, выход первого формирователя переноса соединен с входом коррекции первого комбина- 40 ционного дешифратора и со счетным входом первого многоразрядного счетчика, выход второго формирователя переноса соединен с входом коррекции второго комбинационного дешифра- 45 тора и со счетным входом второго многоразрядного счетчика, выходы первого и второго комбинационных дешифраторов подключены соответственно к третьему и четвертому входам процес- 50 сора управления и индикации.

Причем при и --разрядных делителях частоты первый, второй, третий и чет« вертый расщепители фаз последовательностей содержат по 2 - n — 1 счетных триггеров 0 — 1-ступенчатой структуры, при этом количество триггеров -й ступени равно 2 -1, входы триг-, геров -й ступени подключены к пряьым и инверсным выходам триггеров 60 -1-й ступени и к входу расщепителя фаз последовательностей, связанному с инверсным выходом -го разряда делителя частоты, а выходы расщепителя фаз последовательностей.соеди- 65 нены с выходами триггеров последней

1 — 1-й ступени.

Пятый расщепитель фаз последовательностей содержит 2 — 1 последовательно соединенные элементы задержки, при этом вход первого эле» мента задержки подключен к входу расщепителя фаз последовательностей, выход предыдущего элемента задержки соединен с входом последующего элемента задержки, вход пятого расщепителя фаз последовательностей и выход каждого элемента задержки подключен к входу соответствующего им одного из 22п буфера, прямые и инверсные выходы которого соединены с выходами расщепителя фаз последовательностей .

Причем первый и второй комбинационные дешифраторы содержат комбинационный сумматор, элемент ИЛИ и логический корректирующий элемент, первый вход которого соединен с входом коррекции комбинационного дешифратора, информационные входы которого подключены к входам комбинационного сумматора и к вторым входам логического корректирующего элемента, выходы которого соединены с первыми входами элемента ИЛИ,вторые входы которого соединены с выходами старших разрядов комбинационного сумматора, выходы элемента

ИЛИ и выходы младших разрядов комбинационного сумматора соединены с выходами соответственно старших и младших разрядов комбинационного дешифратора.

При этом процессор управления и индикации содержит пульт задания режимов, управляющий автомат, блок индикации и арифметическое устройство, первый и второй входы операндов которого подключены соответственно к первому и второму входам . процессора управления и индикации, управляющий вход арифметического устройства соединен с первым выходом управляющего автомата, выходы признаков результата арифметического устройства подключены к первым входам условий управляющего автомата, выходы результата арифметического устройства соединены с информацион--. ными входами блока индикации, управляющий вход которого соединен с вторым выходом управляющего автомата, третий, четвертый, пятый и шестой выходы которого подключены соответственно к первому, четвертому, пятому и шестому выходам процессора управления и индикации, вторые входы условий управляющего автомата подключены к первым выходам пульта задания режимов, второй и третий выходы которого соединены соответ1068834 ственно с вторым и третьим входами процессора управления н индикации.

На фиг. 1 приведена блок-схема цифрового частотомера; на фиг. 2 функциональные схемы вариантов реализации первого, второго, третьего и четвертого расщепителей фаз последовательностей для случаев и 2

/ фиг. 2а)и n= 3 фиг. 2Ь); на фиг.3функциональные схемы вариантов реализации пятого расщепителя фаз пос- !О ледовательностей для случаев n =

= 2 (фиг. За) и A 3 фиг. ЗИ ; на фиг. 4 - функциональная схема комбинационного дешиФратора; на фиг. 5 - функциональная схема нро- 15 . цессора управления и индикации; на фиг. 6 - процесс расщепления-преобразования одной из исходных последовательностей aL или д., или jb или .Я „20 ления фаз последовательностей для пятого расщепителя; на фиг, 8 - реализация функции коррекции Ец,р„ на фиг. 9 - временная диаграмма циклов измерения в режимах "частота" — 25

"Период"у на фиг. 10 — временная диаграмма циклов измерения в режиме

"Интервал"; на фиг. 11 - временная диаграмма циклов измерения в режимах

"Длительность импульса"; на фиг. 12- 3Q временная диаграмма циклов измерения в режимах "Непосредственный счет". . Цифровой частотомер содержит первую и вторую входные шины 1 и 2, соединенные с первыми входами сооТ- 35 ветственно первого и второго входных формирователей 3 и 4, прямой и инверсный выходы первого входного формирователя 3 соединены с входами соответственно первого и второго дели- 4< телей 5.и 6 частоты, прямой и ин.версный выходы второго входного формирователя 4 соединейы с входами соответственно третьего и четвертого делителей 7 и .8 частоты, инверсные выходы младших разрядов первого,вто- "5 рого, третьего и четвертого делителей 5 - 8 частоты подключены соответственно через первый, второй, третий и четвертый расщепители 9 — 12 фаз последовательностей соответственно к 5О пятому, шестому, седьмому и восьмому входам коммутатора 13Ä первый, вто рой, третий и четвертый входы кото.рого соединены с выходами старших разрядов первого, второго, третьего 55 и четвертого делителей 5 — 8 частоты, генератор 14 образцовой частоты соединен с входом пятого расщепителя 15 фаз последовательностей, первая группа прямых.и инверсных выходов комму- 6О татара 13 соединена с входами синхронизации первой группы 16 р-тригге ров, вторая группа прямых и инверсных выходов коммутатора 13 соединена с входами синхронизацйи первой группы 16 и -триггеров, вторая группа пря ых и инверсных выходов коммутатора

13 соединена с входами синхронизации второй группы 17 I>-триггеров, выходы первой группы 16 Э-триггеров подключены к входу элемента 18 задержки,а вторая группа прямых и инверсных выходов коммутатора 13 соединена с первыми входами первой группы 19 элементов

ИЛИ-НЕ, первые входы второй группы

20 элементов HJIH-НЕ соединены с прямыми и инверсными выходами пятого расщепителя 15 фаз, счетные входы первой и второй групп 21 и 22 двухразрядных счетчиков соединены с выходами соответственно первой и второй групп 19 и 20 элементов ИЛИ-НЕ, входы первого и второго формирователей 23 и 24 сигналов переноса соединены с выходами соответственно первой и второй групп 21 и 22 двухраэ- рядных двоичных счетчиков и с входами первого и второго комбинационных дешифраторов 25 и 26, входы первого и второго многоразрядных счетчиков

27 н 28 соединены соответственно с выходами соответственно первого и второго формирователей 23 и 24 сигналов переноса, первый и второй входы процессора 29 управления и индикации соединены с выходами соответственно первого и второго многоразрядных счетчиков. 27 и 28, а третий и четвертый входы процессора 29 соединены с выходами соответственно первого и второго комбинационных дешифраторов 25 и 26.

Первый, второй, третий и четвертый расщепители 9 - k2 содержат делитель 30 частоты, имеющий выход

31 старшего разряда делителя и инверсный выход 32 младшего разряда делителя, соединенный со счетным триггером 33, а также выходы 34 расщепителей {фиг. 2).

Пятый расщепитель 15 фаз содержит вход 35, элемент Зб задержки, буферы 37, выходы 38.

Первый и второй комбинационные дешнфраторы 25 и 26 содержат вход

39 коррекции, информационные входы

40, логический элемент 41 коррекции, комбинационный сумматор 42, элементы

ИЛИ 43, выходы 44 и 45 соответственно старших и младших разрядов.

Процессор 29 содержит первый и второй входы 46 и 47, пульт 48 задания режимов, управляющий автомат

49, арифметическое устройство 50, блок 51 .индикации, выходы 52. цифровой частотомер работает следующим образом.

Входные сигналы произвольной формы, поступающие на первую входную шину 1 устройства, преобразую:ся первым входным формирователем 3 в .прямоугольные сигналы ис1068834 ходных последовательностей 0C и присутствующих на прямом и инверс-. ном выходах первого входного формирователя 3, причем уровень компарации на .первом входе первого входного формирователя 3 определяется

5 сигналом управления, поступающим на его второй вход с второго выхода процессора 29 управления и индика. ции . Входные сигналы произвольной формы, поступающие на вторую входную шину 2 устройства ь„, преобразуются вторым входным формирователем 4 в прямоугольные сигналы исходных посдедовательностей р ир присутствующих на прямом и инверсном 15 выходах второго входного формировате-, ля 4, причем уровень компарации на первом входе второго входного формирс>вателя 4 определяется сигналом,пос- тупающим íà его второй вход с треть-20 егo выхода процессора 29.

Далее исходная последовательность прямоугольных сигналов о при помощи первого делителя 5 частоты и сопряженного с ним первого расщепителя 25

9 преобразуется в полугруппу из 2 /2 последовательностей фаэ о, где.2" коэффициент деления первого делителя

5 частоты, причем 2 "/2 фаз о разнесены во времени и пространстве, часто- 30 та сигналов в каждой из фаз ниже исходной в 2 раз, а сдвиг между сои седними фазами равен периоду исходной последовательности .

A»алогично исходные последователь-35 ности прямоугольных сигналов, v

)Ь при помощи второго, третьего и четвертого делителей 6 — 8 частоты и сопряженных с ними второго, третьего и четвертого расщепителей .10 ,12 преобразуются соответственно в полугруппы последовательностей иэ

2л/2 фаэ <, 2" /2 фаза и 2" /2, фаз)ЬПолугруппы расщепленных последовательностей фаз g, фаэ ck., фаэ,> > и фаэ р поступают соответственно на 45 первую, вторую, третью и четвертую полугруппы пятого, шестого, седьмого и восьмого входов коммутатора 13.

Входные:: лолугруппы фаз коммутато-50 ра 13 зС, М, (Ь;; р могут передаваться на первую и вторую группы прямых и инверсных выходов коммутатора 13 в произвольных комбинациях.

Выбор требуемой комбинации полугрупп 55 фаз, y,, )ь про»зводится кодом, который поступает на управляюL »é вход коммутатора 13 с четвертого выхода процессора 29 и определяется режимом измерения табл. 1). 60

Поскольку в каждо» иэ двух групп выходов коммутатора 13 имеются прямые и инверсные выходы, то выбранные

> входные полугруппы иэ 2 /2 фаз на выходах коммутатора 13 преобразуются 65 в группы иэ 2 > последовательностей фаз в каждой группе, разнесенных во времени и пространстве, причем частота сигналов в каждой из фаэ в 2 " раз ниже исходной, а сдвиг между соседними фаэнми равен периоду исходной последовательности ..

Процесс расщепления-преобразования одной из исходных последовательностей (о(или с, или, или 5) иллюстрируется на фиг. 6 для случая

2> = 4 (также вариант реализации расщепителя на фиг. 2а). На фиг. 6 представлены: О) исходная последовательность прямоугольных импульсов (сС или с »J>» или ) ) б) и О) сигналы на прямом » инверсном выходах младшего разряда делителя частоты;

g) сигналы на выходе старшего разря-. да делителя частоты, передаваемые на одИн из прямых выходов коммутатора 13; о) сигналы на выходе расще. пителя фаэ последовательностей, передаваеь ые на другой иэ прямых выходов коммутатора 13; е) и w) сигна- лы на инверсных выходах коммутатора

13, образованные путем инверсии сигн алов 2) и с>) .

2 = 4 расщепленных последовав тельностей фаэ z, сф, е и ю) образуют одну из групп выходов коммутатора 13 и в совокупности несут в себе полную информацию о временных характеристиках сигналов ис- ходной последовательности (»нформативными в данном случае являются положительные фронты переходов,утолщенные на ф»г. 6), поскольку каждое информативное изменение сигналов исходной последовательности отобра>кается в одной из фаз; при этом частота сигналов в каждой из фаз в 2п раэ н»>ке исходной.

Первая и вторая группы выходов коммутатора 13 именуются соответственно группой выходов "Старт" и группой выходов "Стоп", поскольку сигналы с этих выходов формируют соответственно начало и конец интервала счета. Полугруппа фаэ обозначается ПГФ

Таким образом, выбранные комбинации исходных последовательностей прямоугольных сигналов 4., с7., p u присутствуют на группах выходов

"Старт" и "Стоп" коммутатора 13 и

2"-фаэном представлении .

Сигналы генератора 14, выход которого связан с входом пятого расщепителя 15 фаз последовательностей, также приводится к 2" -фаэному представлению, причем расщепленные сигн.алы — фазы образуются на выходах пятого расщепителя 15 фаз. Один иэ возможных вариантов реализации: частота генератора 14 равна 2 р що,. и соответствуе максимальной раэреыаю1068834

10 щей способности 1р = 1/Я,,„, частотомера, при этом пятый расщепитель 15 может быть образован, напри-. мер, объединением делителя частоты, подобного первому делителю 5 частоты расщепителем, подобным первому расщепителю 9, и с дополнительными выходными инверторами.

Пятый расщепитель 15 поедставлен функциональными схемами на фиг. 3.

При этом Частота генератора 14 выбирается равной <>БР. 0 /. (т.е.

10 равна частоте каждой из выходных фаз), а расщепдение фаз производится путем задержек и .инверсий исходных сигналов генератора 14, что проиллюстрировано.для случая 2 = 4 фаз диаграммами на фиг. 7, где: а1 фаза, идентичная исходному сигналумеандру генератора 14; 6 )фаза, образованная путем задержки исходного сигнала-меандра на время

1 — — Ь) фаза, инверсная фазе

ЬБР.1ЪОX

a) z) фаза, инверсная фазе 6)

В предлагаемом частотомере имеются два идентичных счетчиковых тракта — измерительный и образцовый. Измерительный тракт включает в себя первую группу элементов ИЛИ-HE 19, первую группу двухразрядных двоичных счетчиков 21, первый формирователь

23 сигналов переноса, первый комбинационный дешифратор 25, первый многоразрядный счетчик 27. Образцовый 35 тракт содержит вторую группу элементов ИЛИ-HE 20, вторую группу двухразрядных двоичных счетчиков 22, второй формирователь 24 сигналов переноса, второй комбинационный дешиф- 4Q ратор 26, второй многоразрядный счетчик 28.

Каждый иэ счетчикбвых трактов имеет по 2 параллельных счетных входов. (по числу расщепленных фаз) 45 и подсчитывает сумму поступивших на его входы импульсов в 2" расщепленных фазовых последовательностях.

Подсчитанная сумма подается с выходов тракта на информационные входы процессора 29 в позиционном коде.

Рассмотрим функционирование счетчиковых трактов. В каждом из них имеется по два счетчика: 2"-входовой параллельный счетчик с позиционным представлением мпадших разрядов тракта, включающий группу двухраэряцных двоичных счетчиков, формирователь сигналов переноса, комбинационный дешифратор; последовательный многоразрядный счетчик старших () разрядов тракта.

Основой 2"-входового параллельного счетчика служит группа иэ 2 двух. разрядных двоичных счетчиков, каждый иэ которых производит счет по модулю 65

4 поступающих на его счетный вход сигналов одной из 2 фаз. При произвольном, но.повторяющемся на интервале счета порядке следования расщепленных фаз, состояния триггеров группы повторяются с периодом повторения в 4 2 = 2" входных сигналов. и

На базе такой группы из 2 двухраэрядных двоичных счетчиков построен счетчик суммы входных сигналов по модулю 2 + (или 2" " ), в котором выделяется сигнал переноса по переполнению и позиционный код состояния .по выбранному модулю(2 или и+я.

2палj

Рассмотрим для случаев A = 1 (расщепление на 2 фазы) реализацию счетчика по модулю 2 = 8 (табл. 2) .

n+2.

Рассмотрим для случая A = 2 (расщепление на 4 фазы) реализацию счетчиков по модулю 2 тЪ<4

8 и по модулю

2 = 16 (табл. 3) . Начальные состояния всех триггеров - нулевые.

В табл. 2 и 3 в верхней строке

П приведены номера сигналов исходной последовательности, каждому иэ которых по столбцу соответствует содержание остальных строк, где: Ффаза, к которой отнесен данный сигнал исходной последовательности (А, В, Си Dj А1 В1, С1 и Q1 состояйия младших разрядов двухразрядных двоичных счетчиков сигналов соответствующих фаз (вес младшего разряда — 1) ; А2, В2, С2 и Q 2 состояния старших разрядов двухраэрядных двоичных счетчиков сигналов соответствующих фаз (вес старшего разряда — 2); 2 <,, „, — суммы по модулы 8 и по модулю 16 содержимого всех разрядов группы двухразрядных двоичных счетчиков.

О сигналах р ; р"; р" и " будет сказано далее.

Как видно из табл. 2 и 3, сигналы переноса по переполнению в явном виде в состояниях разрядов не видны, а попытка выделить требуемый позиционный код путем суммирования содержимого всех разрядов групп двухраэрядных двоичных счетчиков оказывается удачной, за исключением следукщих аномалий, отмеченных в табл.2 и 3 кружками: в табл. 2 вместо числа 7 суммирование дает число 3 или в двоичном коде 011 вместо 111, т .е . требуется коррекция в разряде с.весом 4 (нужна 1 вместо О) > в табл. 3 для счетчика по модулю 8 вместо 5 и 7 суммирование дает соответственно 1 и 3 илн в двоичном коде {}01 вместо 101, 011 вместо 111, т,.е. требуется коррекция в разряде с весом 4 (нужна 1 вместо О) ; в табл. 3 для счетчика по модулю 16 вместо 13, 14 и 15 суммирование дает 9, б и 3 или в двоичном коде

1068834

1 01 вместо 1 01, Я110 вместо 1110

0011 вместо 1111, т.е. требуется коррекция в разрядах с весом 4 и

8 нужна 1 вместо О) .

Первый и второй формирователи

23 и 24 сигналов переноса, в частности, могут бытб реализованы путем следующих логических преобразований: для случая и =1,rrggk 8 " р"

«АЛ-А2 V ВЛ В2, (( для случая n, = 2 ччЫ8 — р

Х - B Q Ъ2 Ч А ° В С ° Ъ, для случая и = 2rnod 16 — р (Л4

= АЧЦ vC ЧР .

Сигналы переноса р ; р и р„ ((( а 15 реализованные по предлагаемым формулам, отображены в нижних строках табл. 2 и 3, а соответствующие формирователи сигналов переноса функционально представлены на фиг. 8. ((((У / g

»,«»ст ЧФЫв=Хж,Ч g (, коррекция старшего разряда с весом 4); ((ДлЯ случаЯ + = 2 g (8z ((((а = Рз (в («ж а olA 3 (коррек 60 с(о » (ф" у p" ция старшего разряда с весом 4); для случая A= 2, П О(24, (65

Для рассматриваемых случаев (> =

1 и и = 2) вариант реалйэации первого и axnpnro комбинационных дешифраторов 25 и 26, представлен- 25 ный на фиг. 4 имеет интерпретацию.

Сигналы переноса р от формирователя сигналов переноса через вход коррекции 39 подаются на первый вход логического элемента 41 коррекции. ЗО

Сигналы состояний разрядов ГРУпп двухразрядных двоичных счетчиков через информационные входы 40 поступают в общем случае на входы комбинационного сумматора 42 и на вторые 35 входы логического элемента 41 коррекции. На выходе элемента 41 образуется.исполнительный сигнал коррекции 1((ер, поступающий на вторые входы элементов HJ1H 43. Сигналы выходов 40 младших разрядов комбинационного сумматора 42 Хм,, поступают непосредственно на выходы 45. Сигналы выходов старших разрядов комбинацнонного сумматора 42 2 .,-„ .подаются на пер-45 вые входы элементов ИЛИ 43, с выходов которых скорректированные сигналы старших разрядов Р поступаюТ на выходы 44. Для рассмотренных случаев могут быть предложены следую- 5О щие сс(отношения: (Ъ(( для случая и = 1, юо(3 8,тm(a = lg > функция коррекции ((„л лл представлена в табл. 3, а ее реализация - на фиг. 8;, -ФР о((((O((I II

»с,„ 4х (Ч: (Ум1 атэ "-стаЧ Îå16 оррщ

I ция старших разрядов с весами 4 и 81 .

Для случаев (= 1, (пой 8 и

2, тпбф 8 исполнительный сигнал коррекции тождественен сигналу переноса, в этих случаях логический элемент (14 вырождается в транслятор сигнала

Во всех приведенных формулах образования сигналов переносов и сумм функции преобразования симметричны относительно одноименных разрядов различных двухразрядных двоичных счетчиков группы. Это говорит о том, что результаты преобразования будут верными независимо от начальной привязки фаз сигналов входной последовательности; так в табл. 2 вместо привязки 1-А, 2-В, З-А, 4-В,, допустима привязка 1-В, 2-A. З-В, 4-A в табл. 4 вместо привязки 1-А, 2-В, 3-С, 4-g, 5-н,... допустимы другие начальные привязки фаз 1-B„ 2-С, З-Э, 4-А, 5-В,... или 1-С, 2-D . 3-А, 4-В, 5-С,... или 1-2, 2-A 3-В

4-С, 5-З,...

Выходы первого или второго комбинационных дешифраторов 25 и 26 представляют младшие разряды. тракта, а выходы первого или второго многоразрядного счетчика 27 и 28 — старшие разряды тракта. Совместно младшие и старшие разряды тракта образуют формат, в котором в позиционном коде представлена сумма импульсов фаз, поступающих после обнуления на входы тракта. Формат поступает на информационные входы процессора 29.

Счетчики измерительного тракта на интервале счета под