Устройство для синхронизации вычислительной системы

Устройство для синхронизации вычислительной системы

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ, содержащее задающий генератор, блок выра ботки синхросигналов, который содержит счетчик, регистр, два элемента И, два триггера , узеЛ сравнения, узел управления, де; шифратор, две группы элементов И, причем синхровход узла управления соединен со счетным входом счетчика, выходы которого соединены с первой групг1ой входов узла сравнения, с входами дешифратора, выходы которого соединены соответственно с первыми входами элементов И первой группы, вы,ходы элементов И с первого по (п-1)-.й (где п - число выходов устройства) первой группы являются выходами с первого по (п-1)-й устройства, группа прямых выходов регистра соединена соатветственно с рторой группой входов узла сравнения, пря )йой выйод первого триггера соединен с первым входом первого элемента И, причем узел управления содержит первый элемент И, отличающееся тем, что, с целью увеличения точности синхронизации, в блок выработки синхросигналов введены два элемента ИЛИ, причем выход задающего генератора соединен со счетным входом счетчика, установочный вход счетчика соединен с выходом перво го элемента ИЛИ, первый вход которого соединен с п-ым выходом дешифратора, с первым входом второго элемента И, выход которого соединен с единичным входом первого триггера, нулевой вход которого соединен .р Бторым входом первого элемента ИЛИ {тервым уходом второго элемента ИЛИ, установоч11ым входом регистра и выходом вого ьлемента И, второй вход которого coei динен с выходом узла сравнения, группа инверсных выходов регистра соединена с группой информационных входов узла упрабления , выход которого соединен с единичным входом второго триггера, нулевой йход котсфого соединен с прямым выходом, первого триггера, инверсный выход которого соединен с вторыми входами элементов И с первого по (п-1)-й первой группы элементов И, выход первого элемента И первой группы соединен с управляющим входом узла управления, выход ri-ro элемента И первой группы соединен с вторым входом второго элемента ИЛИ, выход которого является п-м выходом устройства, стробирующий. вход которого соединен с первыми входами элементов И второй группы, вторые входы W которых соединены соответственно с выходами счетчика, выходы элементов И второй группы соединены с единичными входами регистра , инверсный выход второго триггера соединен с вторым входом п-го элемента И . первой группы, прямой выход второго триггера соединен с вторым входом второго элемента И, причем в узел управления введены сумматор, два регистра, группа элементов Од ИЛИ, элемент ИЛИ| счетчик, дешифратор, 00 второй, третий, четвертыйи пятый элемен :о ты И, три триггера, причем группа информаIN9 ционных входов узла управления соединена |С первой группой информационных входов сумматора, вторая группа информационных входов которого соединена с выходами эле ментов ИЛИ группы, первые входы которых соединены соответственно с выходами первого регистра, управляющий вход которого соединен с первым выходом дешифратора, первым входом первого элемента И, с первым входом элемента ИЛИ, второй вход которого соединен с вторым выходом дешифратора , с управляющим входом второго ре.гистра и первым входом второго элемента Н, выход которого соединен с единичным входом первого триггера, третий выход дешиф

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК !! G 06 F 104

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3490708/18-24

: (22) 03.09.82 (46) 23.01.84. Бюл. № 3 (72) Ф. Ф. Мингалеев, Н. T. Пластун, Б. А. Солдатов и А. С. Филькин (53) 681.3 (088.8) (56) l. Авторское свидетельство СССР № 458825, кл. G 06 F 15/16, 1975, 2. Авторское свидетельство СССР № 997546, кл. G 06 F 1/04, 1981 (прототип). (543 (57) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ ВЫЧИСЛИТЕЛЬНОЙ СИ .ТЕМЫ, содержащее задающий генератор, блок выра ботки скнхросигналов, который содержит счетчик, регистр, два элемента И, два триггера, узел сравнения, узел управления, де,шифратор, две группы элементов И, причем синхровход узла управления соединен со счетным входом счетчика, выходы которого соединены с первой группой входов узла сравнения, с входами дешифратора, выходы которого соединены соответственно с первыми входами элементов И первой группы, выходы элементов И с первого по (п — !)-,й (где и — число выходов устройства) первой группы являются выходами с первого по (и — l)-й устройства, группа прямых выховов регистра соединена соответственно с второй группой входов узла сравнения, пряиой выиод первого триггера соединен с первым входом первого элемента И, причем узел управления содержит первый элемент И, отличающееся тем, что, с целью увеличения точности синхронизации, в блок выработки синхросигналов введены два элемента ИЛИ, аркчем выход задающего генератора соединен со счетным входом счетчика, установочный вход счетчика соединен с выходом перво го элемента ИЛИ, первый вход которого сое дннен с и-ым выходом дешифратора, с первым входом. второго элемента И, выход которого соединен с единичным входом первого триггера, нулевой вход которого соединен .р вторым входом первого элемента ИЛИ, первым рходом второго элемента ИЛИ, ус„,Я0„„1 8921 A тановочиым входом регистра и выходом пер вого =лемента И, второй вход которого соег динен с выходом узла сравнения, группа инверсных выходов регистра соединена с группой информационных входов узла управления, выход которого соединен с единичным входом второго триггера, нулевой вход которого соединен с прямым выходом, первого триггера, инверсный выход которого соединен с вторыми входами элементов И с первого по (n — 1)-й первой группы элементов И, выход первого элемента И первой группы соединен с управляющим входом узла управления, выход п-ro элемента И первой группы соединен с вторым входом второго элемента ИЛИ, выход которого является п-м выходом устройства, стробирующий, вход которого соединен с первыми входами элементов И второй группы, вторые входы которых соединены соответственно с выходами счетчика, выходы элементов И второй группы соединены с единичными входами регистра, инверсный выход второго триггера соединен с вторым входом п-го элемента И, первой группы, прямой выход второго триггера соединен с вторым входом второго элемента И, причем в узел управления введены сумматор, два регистра, группа элементов

ИЛИ, элемент ИЛИ, счетчик, дешифратор, второй, третий, четвертый и чятый элементы И, три триггера, причем группа информационных входов узла управления соединена ,с первой группой информационных входов сумматора, вторая группа информационных входов которого соединена с выходами эле ментов ИЛИ группы, первые входы. которых соединены соответственно с выходами первого регистра, управляющий вход которого соединен с первым выходом дешифратора, первым входом первого элемента И, с первым входом элемента ИЛИ, второй вход которого соединен с вторым выходом дешифратора, с управляющим входом второго ре-, гистра и первым входом второго элемента И, выход которого соединен с единичным входом первого триггера, третий выход дешифдтора соединен с первым входом третьего

1 элемента И, второй и третий входы которого соединены соответственно с прямыми выходами первого и второго триггеров, нуле. вые входы которых соединены с четверть|м выходом дешифратора и первым входом чет вертого элемента И выход которого соединен с нулевым входом третьего триггера, инверсныи выход которого соединен с . установочным входом . счетчика, группа выходов которого соединена соответственно с входами дешифратора, счет ный вход счетчика соединен с выходом пято (.о;элемента И, первый вход которого сое

)синен с прямым выходом третьего триггера, единичный вход которого является управля|о щим входом узла управления, синхровход. которого соединен с вторым входом пятого элемента И и вторым входом четвертого элемента И, прямой и инверсный выходы знакового разряда сумматора соединены с вторыми входами соответственно первого и второго элементов И, выход элемента ИЛИ соединен с входом переноса младшего раз; ряда сумматора, выходы второго регистра соединены. соответственно с вторыми входами элементов ИЛИ группы, выход третьего . элемента И является, выходом узла управления; выход первого элемента И соединен с единичным входом второго триггера.

Изобретение относится к вычислительной технике и может быть использовано при построении вычислительных систем на базе нескольких однотипных цифровых вычислительных машин.

Известно устройство для синхронизации вычислительной системы, содержащее генератор тактовых импульсов, распределитель тактовых импульсов по числу процессоров в системе, блоки управления и первые элеиенты -И по числу управляемых процессоpoB в системе, причем выход генератора гактовых импульсов соединен с входом распределителя импульсов управляющего процессора и с первыми входами первых элементов И, выходы которых соединены с входами распределителей импульсов управляемых процессоров, группы входов блоков управления соединены с группой выходов соответствующего. распределителя импульсов, первые входы распределителей импульсов управляемых процессоров соединены с выходами соответствующего элемента И (11

Недостатком устройства является большой объем оборудования, а также низкая

:надежность, обусловленная наличием «го:нок» в логических цепях, которые приводят

"к уменьшению длительности отдельных такТовых импульсов и к появлению ложных импульсов.

Наиболее близким по технической сущности к предлагаемому является устройство для синхронизации вычислительной системы, содержащее задающий генератор, две группы элементов задержки, блок переключателей, блок выработки сигналов начальной установки, блок формирования сигналов управления режимами, блок управления, труппу блоков выработки синхросигналов, каждый из которых содержит счетчик, эле ! мент НЕ, два регистра сдвига, шесть триг геров, селектор, узел де щфрации и сравне. ния логического состояния, узел управления, дешифратор, две группы элементов И, два элемента И, причем группа выходов за дающего генератора соединена с входами с

5 Первого по и-й (где п — число каналов) элементов задержки первой группы, входы с (и + 1)-го по-2п-й элементов задержки пер- вой группы соединены соответственно с выходами блока выработки сигйалов начальной установки, вход которого соединен с дополнительным выходом задающего генератора, группа выходов блока переключателей соединена соответственно с входами блока формирования сигналов управления режимами, выходы элементов задержки с первого по п-й соединены соответственно ь каждом бло.ке выработки синхросигналов с синхровходом счетчика, с синхровходом первого регистра сдвига, с синхровходом второго регистра сдвига, с синхровходом первого триггера),,е синхровходом второго триггера, с синхро ходом узла управления, с первыми входа-ми элементов И первой группы, с первыми входами элементов И второй группы каждого .блока выработки синхросигналов, вход элемента НЕ каждого блока выработкй

:инхросигналов соединен с выходом соот детству ющего элемента задержки с (п+! )- и по 2п-й первой группы, выход элемента

)1Е соединен с входом сброса счетчика каж- дого блока выработки. синхросигналов и в каждом блоке выработки синхрвсигналов

3р выХоды счетчика соединены соответственно с входами дешифратора, с входами селек тора и с первой группой входов узла дешифрации и сравнения логического состояния, вторые выходы которых с< динейы соответс1

"„венно с выходами первого регистра сдвига, 3$ "информационный вход которого соединен с инверсным выходом второго разряда счет«wa, управляющий вход первого регистра сдвига соединен с выходом узла управлени (06892(3 4 ц с Ьторыми входами элементов И второй соответственно с первыми входами эчеменгруппы, первый выход дешифратора соеди- тов И первой группы, выходы элементов И нен с вторым входом первого элемента И с первого flo (и-- I ) -й (где и — - число выхопервой группы и с третьим входом первого дов устройства) первой группы являются элемента И второй группы, второй выход выходами с первого по (n †-()-й устройства 1 дешифратора соединен с вторым входом вто-. 5 группа прямых выходов регистра соединена рого элемента И первой группы и с третьим соответственно с второй группой входб входом второго элемента И второй группы, узла сравнения, прямой выход первого триг- третий выход дешифратора соединен с вто- гера соединен с первым входом первого элерым входом третьего элемента И первой мента И, причем узел управления содержит группы и с третьим входом третьего элемен- 1в первый элемент И, в блок выработки синхта И второй группы, четвертый выход де; росигналов введены два элемента ИЛИ, при-, шифратора соединен с вторым входом чет- чем выход задающего генератора соединен вертого элемента И первой группы и с тре- со счетным входом счетчика, установочный

:тьим входом четвертого элемента И второ6 вход счетчика соединен с выходом первого группы, с управляющими входами пер- элемента ИЛИ, первый вход которого соевого и второго триггеров и с управляю. 15 динен с п-м выходом дешифратора, с первымщим входом второго регистра сдвига," входом второго элемента И, выход которого, прямой и инверсный выходы селектора сое -. соединен с единичным входом первого триг-., .динены соответственно с вторыми входамк гера, нулевой вход которого соединен с вто-. пятого и шестого элементов И первой группы рым входом первого элемента ИЛИ, с пер- выход узла дешифрации и сравнения логи-- вым входом второго элемента ИЛИ, с устано ческого состояния соединен с первым инфор- вочным входом регистра и с выходом первого, мационным входом узла управления, вто- элемента И, второй вход которого соедирой информационный вход которого соеди- нен с .ыходом узла сравнения, группа иннен с выходом первого триггера, выход вто- версных выходов регистра соединена с групрого триггера соединен с третьим информа- пой информационных входов узла управлеционным входом узла управления, четвер- д ния, выход которого соединен с единичным тый информационный вход которого соеди- входом второго триггера, нулевой вход котонен с прямым выходом первого разряда вто- рого соединен с прямым выходом первого рого регистра сдвига, инверсный выход вто- трипера, инверсный выход которого соедирого разряда второго регистра сдвига сое- нен с вторыми входами элементов И с пердинен с пятым информационным входом узла: вого по (и — 1) -й первой группы элементов И,,управления, выходы блока формирования 30 . выход первого элемента И первой группы

:сигналов управления режимами соединен соединен с управляющим входом узла yri.соответственно с информационными входами равления, выход п-ro элемента И первой первого триггера, второго триггера, второго группы соединен с в,.орым входом второго регистра. сдвига блоков выработки синхро- . элемента ИЛИ; выход которого является и-м

1Сигналов управления режимами соединены : .выходом устройства, стробирующий вход. ..второй групп блоков выработки синхросиг- >5 которого соединен с первыми входамн налов соединены соответственно с входами;. элементов И второй группы, вторые входы элементов задержки второй группы, выходы которых соединены соответственно с выхокоторых являются выходами устройства (2). дами счетчика, выходы элементов И второй

В известном устройстве синхронизируют;, группы соединены с единичйыми входами реся только тактовые импульсы ЦВИ вычисли-. 40 гистра, инверсный выход второго триггера тельной системы. соединен с вторым входом и-го элемента И

Для повышения точности выполнения уп- первой группы, прямой выход второго тригравляемых задач необходимо все ЦВМ вы- гера соединен с вторым входом второго эле,числительной системы синхронизировать с мента И, причем в узел управления введены сигналами точного времени общей системы сумматор, два регистра, группа элементов отсчета. 45 ИЛИ, элемент ИЛИ, счетчик, дешифратор, Цель изобретения — увеличение точнос- второй, третий, четвертый и пятый элемен. ти синхронизации вычислительной системы. гы И, три триггера, причем группа ннфорПоставленная цель достигается тем, что мационных входов узла управления соедн. в устройстве для синхронизации вычисли- --, иена с первой группой информационных тельной системы, содержащем задающий. входов сумматора, вторая группа информагенератор, блок выработки синхросигнаЛов.;- () ционных входов которого соединена с вы, котврый содержит счетчик, регистр, wa ходами элементов ИЛИ группы, первые вхо;элемента И, два триггера, узел сравнения; ды которых соединены соответственно с вы;

:узел управления, дешифратор, две группы. ходами первого регистра, управляющий -элементов И. причем синхровход узла управ- вход которого соединен с.первым выходом ления, соединен со счетным входом счетчи дешифратора, с первым входом первого элека, выходы которого соединены с первой мента И, с первым входом элемента ИЛИ, группой входов узла сравнения, с входами. второй вход которого. соединен: вторым выуешифратора, выходы которого соединены ходом дешифратора, с управляющим вхо8921

Устройетво синхронизирует каждую!

ЦВМ вычислительной системы с сигналами точного времени, поступающими по строби рующему входу 3 с точностью n+-Lt, т.е. в узле 15 управления производится дойуско-, вый контроль величины несинхронности.

В регистре 28 хранится значение Ь(, а, в регистре 29 — значение (и†at).

Устройство работает следующим образом.

1О Задающим генератором 1 формируется серия тактовых. импульсов; которая поступает на счетный вход счетчика 16. По состояниям счетчика 16 на выходе дешифратора 17 формируются выходные сигналы. Выходные сигналы через группу б элементов

И 5 и элемент ИЛИ 23 поступают на группу 4 выходов устройства. По появлению пос; леднего сигнала на выходе дешифратора !7 и прохождению его через элемент ИЛИ 18. производится установка в ноль счетчика !б, 20 т.е. переход на следующий цикл выработки сигналов.

При, допустимом расхождении пос: леднего сигнала на выходе дешифратора 17 с появлением сигнала точного времени по стро1 бирующему входу 3 цикл выработки сигна25 лов является постоянным. При недопустимом расхождении вышеуказанных сигналов цикл выработки сигналов (цикл подсинхронизацни) удлиняется на величину несинхронности данных сигналов. При этом последний управляющий сигнал цикла. переносится на

З0 конец цикла подсинхронизацни, т.е. количество управляющих сигналов в цикле остается неизменным. Величина несинхрон„ности хранится в регистре 9 до момента появления сигнала точного времени по стробирующему входу 3. В узле 10 сравниваются значения регистра 9 и счетчика 16.

На выходе элемента И 14 вырабатывается сигнал начала режима подсинхронизации.

При этом триггер 12 устанавливается в единичное состояние, инверсный выход ко40 торого в режиме подсинхронизации запрещает выработку управляющих сигналов. На выходе элемента И 13 формируется сигнал окончания режима подсинхронизацин (цикла подсинхронизации). При этом вырабатывается последний сигнал цикла.

45 Допусковый контроль величины несинхронности в узле 5 управления производится следующим образом., В начале цикла выработки управляющих сигналов (1, 2,..., и ) сигнал с выхода первого элемента И 5 группы 6 элементов И, : поступает на установочный вход триггера 34..

После переключения триггера 34 тактовые импульсы с выхода задающего генератора

1 через элемент И 38 поступают на счетный вход счетчика 24. По состояниям счетчика

106

5 ом второго регистра н с первым входом второго элемента И, выход которого соеди. нен с единичным входом первого триггера, третий выход дешифратора соединен с пер. вым входом третьего элемента И, второй и третий входы которого соединены соответст- венно с прямыми выходами первого и второгр триггеров, нулевые входы которых соединены с четвертым выходом дешифратора и с первым входом четвертого элемента И, выход которого. соединен с нулевым входом третьего триггера, инверсный выход которого соединен с установочным входом счетчика, группа выходов которого соединена соответственно с входами дешифратора, счетный вход счетчика соединен с выходом пятого элемента И, первый вход которого соеди нен с прямым выходом третьего, триггера, единичный вход которого является управляю. щим входом узла- управления, синхровход которого соединен с вторым входом пятого элемента И и с вторым входом четвертого элемента И, прямой и инверсный выходы знакового разряда сумматора соединены с вторыми входами соответственно первого и второго элементов И, выход элемента ИЛИ соединен с входом переноса младшего, раз ряда сумматора, выходы второго регистра соединены соответственно с вторыми входами элементов ИЛИ группы, выход третьего . элемента И является выходом узяа управления, выход первого элемента И соединен с единичным входом второго триггера.

Это обеспечивает синхронизацию вычислительной системы с сигналами точного времени общей системы отсчета.

При этом производится надежная синхронизация вычислительной системы при разовом появлении сигнала точного времени путем запоминания величины несинхронности на специальном регистре до момента санкционированной синхронизации.

На фиг. l приведена схема предлагае мого устройства; на фиг. 2 — схема узла управления; на фиг. 3 — временная диаграм, ма работы устройства.

Устройство содержит задающий генера;-тор I, блок 2 выработки синхросигналов, ; стробнрующий вход 3 устройства н выходы 4 устройства.

Влок 2 выработки синхросигналов содер-. жит элементы И 5 первой группы 6, элементы И 7 второй группы 8, регистр 9, узел 10 ,сравнения, триггеры il и 12, элементы И 13 и 14, узел 15 управления, счетчик 16, дешифратор 17, элемент ИЛИ 18, группу 19 ,информационных входов узла 15 управления„ синхровход 20 узла 15 управлейия, управляю-,щий вход 21 узла 15 управления, выход 22. узла 15 управления и элемент ИЛИ 23.

Узел 15 управления содержит счетчик 24, дешифратор 25, сумматор 26, триггер 27, регистры 28 и 29, элемент ИЛИ 30, элемены И 31 — 33, триггеры 34 и 35, элементы

ЛИ 36 группы 37 и элементы И 38 и 39.

5 24 на выходе дешнфратора 25 формируютоя четыре последовательных сигнала, которые управляют работой узла 15 управления. При, наличии сигнала на четвертом выходе де1068921

7

I шифратора 25 и поступлении пятого тактового импульса с выхода задаюгцего генератора 1 на выход элемента И 31 сигнал с выхода элемента И 31 поступает на нулевой вход триггера 34. После переключения триггера 34 сигнал с,его инверсного выхода поступает на нулевой вход счетчика 24.

Счетчик 24 находится в нуле до появления первого сигнала на единичном входе триггера 34 в следующем цикле выработки сигналов.

Рассмотрим работу узла 15 уйравления при попадании величины несинхронности в интервал синхронизации. Полный цикл работы узла 15 управления происходит за четыре такта.На,первом такте на первом выходе дешифратора 25 появляется управляющий сиг. нал, по которому величина h,t нз регистра

28 в прямом коде через группу элементов

ИЛИ 36 подается на входы сумматора 26.

При этом на другие входы сумматора 26 подается величина несинхронности иэ .регистра 9 в инверсном коде, а на вход переноса младшего разряда сумматора 26 через элемент ИЛИ 30 — единица, т, е. на сумматоре .26 производится вычитание в дополнительном коде. Результат вычитания

„получается отрицательным. Сигнал с еди ничного выхода знакового разряда сумматора 26 через элемент И 32 заносится в триггер 35.

На втором такте на втором выходе дешифратора 25 появляется управляющий сигнал, по которому величина из регистра 29 в прямом коде через группу 37 элементов

ИЛИ 36 подается на входы сумматора 26 и производится вычитание в дополнительном коде. Результат вычитания получается положительным. Сигнал из нулевого выхода знакового разряда сумматора 26 через элемент ИЛИ ЗЗ заносится в триггер 27.

На третьем такте на третьем выходе дешифратора 25 появляется управляющий сигнал, по которому с учетом сигналов на единичных выходах триггеров 27 и 35 на выходе элемента И 39 вырабатывается сигнал требования подсинхронизации.

На четвертом такте на четвертом выходе дешифратора 25 появляется управляющий сигнал, по которому производится установка в ноль триггеров 27 и 35.

Рассмотрим работу устройства на временной диаграмме (фиг. 3).

В момент времени tq во время появления сигнала точного времени по стробирующему входу 3 состояние .счетчика 16 (величина несинхронности) через группу 8 элементов И ? переписывается на регистр 9.

Затем величина несинхронности из регистра поступает на первые входы сумматора

26, на вторые входы которого поступают предельные величины несинхронности из ре-! сгистров 28 и 29. В узле 15 управления про-.

Я изводится допусковый контроль величины несинхронности и при попадании данной величины в интервал синхронизации на вы ходе, узла 15 управления вырабатывается сигнал требования подсинхронизации.

В момент времени t (начало режимЭ подсинхронизации) сигнал из элемента

И 39 поступает на единичный вход триг-ера 11.

В момент времени tz (конец режима, подсинхронизации) на последнем выходе дешифратора 17 формируется сигнал, который через элемент И 14 поступает иа единичный вход триггера 12 и через элемент ИЛИ 18 — на нулевой вход счетчика 16

Прохождение данного сигнала через по- следний элемент И 5 и ИЛИ 23 на послед- ний выход устройства запрещается на эле!. менте И 5 отсутствием сигнала на инверс ном выходе триггера l I. Сигнал с прямогО выхода триггера 12 поступает на нулевой вход триггера 11 и на вход элемента И 13;

В интервале времени tq — t4 выходные сигналы из дешифратора 17 запрещаются на элементах И 5 отсутствием сигнала на инверсном выходе триггера 12, 25 В момент времени t, в момент сравне. ния величины несинхронности на регистре

9 и состояния счетчика 16, на выходе уз ла 10 сравнения вырабатывается сигнал который через элементы И 13 и ИЛИ 23 поступает на последний выход устройства (синхронно с появлением сигнала точного: времени по стробирующему входу 3). Сиг-. нал с элемента И 1-3, кроме того, поступает ! на нулевые входы триггера 12, регистра 9, а также через элемент ИЛИ 18 — на ну левой вход счетчика 16 и переходит на следующий цикл выработки сигналов пос-, ле его установки в ноль.

На фиг. 2 представлена аппаратурная . реализация узла 15 управления, выполняющая задачу допускового контроля величины

40 несинхронности. Практически целесообразно данную задачу выполнять по программе из

ЦВМ, име1ощуюся в вычислительной системе.

Рассогласование последнего сигнала уст ройства и сигнала точного времени, посту- пающего по стробирующему входу 3, вызванное нестабильностью генераторов так товых импульсов, устраняется автоматичес ки без участия оператора.

Использование предлага" мого устройст ва для синхронизации вычислительной сис-

:темы обеспечивает по сравнению с иэвест= ными увеличение точности синхронизации и повышенИе. ее надежности.

Предлагаемое . устройство увеличивает точность синхронизации вычислительных .систем, работающих в реальном масштабе времени, и позволяет синхронизировать. ра- боту всех ЦВМ,вычислительной системы с,l06892I.

9, сигйаЛами тб4його времейи общей системы отсчета. н

Эффект от исполЬзования предложенного решения заключается в увеличении точнос ти синхронизации вычислительной системы за счет синхронизации с сигналами точного рсменн eí системы отсчета н повыше ии надежности синхронизации вычислительной системы при.разовом появлении сиг нала точного времени путем запоминания величины несинхронности на специальном регистре до момента санкционированной синхронизации.

1068921 2

Ьг. 2

Составитель Н. Торопова

Редактор А. Козориз Техред И. Верес Корректор В. Гирияк

Заказ 10932/44 тиюж,70б Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и оч крытнй

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП сПатеитз, г. Ужгород, ул. Проектная,. 4