Устройство для обмена информацией

Устройство для обмена информацией

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЯЯ ОБМЕНА ИНФОРМАЦИЕЙ , содержащее процессор, элемент ИЛИ-НЕ, выход которого соединен через формирователь синхроимпульсов с синхронизирующим входом процессора, задающий генератор, блок памяти программ, блок памяти данных, блок хранения запросов, включакхаий первый и второй элементы И и первый триггер,причем вход-выход блока памяти программ соединен через первую магистраль с первым входомвыходом процессора, второй вход-выход которого соединен через вторую магистраль с входом-выходом блока памяти данных и входом-выходом устройства , в блоке хранения запросов выход первого элемента И соединен с нулевым входом первого триггера, а первый вход второго элемента И соединен с выходом задающего генератора и первым входом элемента ИЛИ-НЕ, отличающееся тем, что, с целью повьшения быстродействия устройства, в него введен блок приостанова , содержащий два элемента И, и элемент ИЛИ, а в блок хранения запросов введен второй триггер, причем в блоке приостанова выход первого элемента ИЛИ соединен с вторь1М входом элемента ИЛИ-НЕ, а первый и второй входы - соответственно с выходами первого и второго элементов И, первые входы которых подключены соответственно к первому и второму контролирующим выходам прюиессора, а вторые входы - соответственно к единичным выходам первого и второго триггеров и шинам запроса первой и второй магистралей, единичные входы первого и второго триггеров соединены соответственно с первым и вторым выходами запросов процессора, первый вход первого элемента И соединен с выходом задающего генератора, а второй вход - с шиной готовности первой магистрали, второй вход и выход второго элемента И подключены соответственно к шине готовности вт рой магистрали и нулевому входу второго триггера, причем процессор содержит регистр адреса текущей инструкции , первый сумматор, дешифратор микроопераций, два регистра адреса перехода, два регистра кода операций обмена, семь элементов И, два триггера, два элемента ИЛИ, бу .ферный регистр инструкций, два узла шинных формирователей, два коммута- . тора, два переключааельных-.элемента , регистр хранения текущей инструкции и память микропрограмм, сл буферный регистр данных, арифметико-логический узел и узел регистров :о эь оперативной информации, причем первые информационные входы первого и второго сумматоров .соединены соответственно с выходом регистра адреса текущей инструкции и выходом узла регистров оперативной информации , выходы - соответственно с информационными входами первого и второго регистров адреса перехода, информационный вход-выход арифметикологического узла соединен через внутреннюю магистраль процессора с информационным входом-выходом узла регистров оперативной информации, с выходами регистра хранения теку

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

09) (И) ЗСЮ G 06 F 3 04

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3405315/18-24 (22) 09.03.82 (46) 30.01.84. Бюл.М 4 (72) E.A.Áîíäàðåíêî, В.Д.Вероцкий, В.Д.Лосев, И.A.oðëîâà, С.Б.Погребинский, Л.В.Пуляткина и A.Â.Ñêóðèхин (71) Ордена Ленина институт кибернетики AH УССР (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

Р 907537, кл.п 06 г 3/04, 1980.

2. Авторское свидетельство СССР

Р 798775, кл.п 06 F 3/00, 1978 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ ORYEHA ИНФОРМАЦИЕЙ, содержащее процессор, элемент ИЛИ-НЕ, выход которого соединен через формирователь синхроимпульсов с синхронизирующим входом процессора, задающий генератор, блок памяти программ, блок памяти данных, блок хранения запросов, включающий первый и второй элементы И и первый триггер, причем вход-выход блока памяти программ соединен через первую магистраль с первым входомвыходом процессора, второй вход-выход которого соединен через вторую магистраль с входом-выходом блока памяти данных и входом-выходом устройства, в блоке хранения запросов выход первого элемента И соединен с нулевым входом первого триггера, а первый вход второго элемента И соединен с Выходом задающего генератора и первым входом элемента ИЛИ-НЕ, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введен блок приостанова, содержащий два элемента И, и элемент ИЛИ, а в блок хранения запросов введен второй триггер, причем в блоке приостанова выход первого элемента ИЛИ соединен с вторым входом элемента ИЛИ-НЕ, а первый и второй входы — соответственно с выходами первого и второго элементов

И, первые входи которых подключены соответственно к первому и второму контролирующим выходам процессора, а вторые входи — соответственно к единичным выходам первого и второго триггеров и шинам запроса первой и второй магистралей, единичные входы первого и второго триггеров соединены соответственно с первым и вторим выходами запросов процессора, первый вход первого элемента И соединен с выходом задающего генератора, а второй вход — с шиной готовности первой магистрали, второй вход и выход второго элемента И подключены соответственно к шине готовности вто-а рой магистрали и чулевому входу второго триггера, причем проиессор со" держит регистр адреса текущей инструкции, первый сумматор, дешифратор микрооперацнй, два регистра адреса перехода, два регистра кода Я операций обмена, семь элементов И, два триггера, два элемента ИЛИ, буферный регистр инструкций, два узла шинных формирователей, два коммутатора, два переключа ельнык..элемента, регистр хранения текущей инструкции и память микропрограмм, буферный регистр данных, арифметико-логический узел и узел регистров оперативной информации, причем первые информационные входы первого и второго сумматоров .соединены соответственно с выходом регистра адреса текущей инструкции и выходом узла регистров оперативной информации, выходы — соответственно с информационными входами первого и второго регистров адреса перехода, информационный вход-выход арифметикологического узла соединен через внутреннюю магистраль процессора с информационным входом-выходом узла регистров оперативной информации, с выходами регистра хранения теку1

ОПИСАНИЕ ИЗОБРЕТЕНИЙ

1070536 щей инструкции и буферного регистра данных, с вторыми информационными входами первого и второго сумматоров, первый вход первого элемента И соединен с выходом первого элемента.

ИЛИ, а выход - с единичным входом первого триггера, выход которого является первым контролирующим выходом процессора, первый вход первого элемента ИЛИ соединен с первым выходом дешифратора микроопераций и первыми входами второго и третьего элементов

И, выход которого является первым .вь1ходом запросов процессора, второй вход первого элемента ИЛИ соединен с вторым выходом дешифратора микрооперапий и управляющим входом регистра адреса текущей инструкции, информаци онный вход которого подключен к выхо. ду первого регистра адреса перехода, управляющим входом соединенного с выходом второго элемента И, управляющим входом первого регистра кода операции обмена и первым информационным входом первого переключательного элемента, управляющий вход которого соединен с выходом первого регистра кода операции обмена и управляющими входами первого узла шинных формирователей и первого коммутатора, первые информационные входы первого и второго коммутаторов соединены с инФормационным входом-выходом узла регистров оперативной информации, вторые информационные входы - соответственно с выходами первого и второго узлов шинных формирователей, информационные входы которых подключены соответственно к выходам буферного регистра инструкций и буферного регистра данных, информационные входы которых соединены соответственно с выходами первого и второго коммутаторов, а управляющие входы - соответственно с выходами первого и второго переключательных элементов, информационные входы первого и второго регистров кода операции обмена соединены соответственно с первой и второй группой выходов дешифратора микроопераций, второй выход которого соединен с первым входом четвер- того элемента И, третий и четвертый выходы - соответственно с первым и вторым входами второго элемента ИЛИ и первыми входами пятого и шестого элементов И, выход которого соединен с управляющими входами второго реИзобретение относится к вычислительной технике и может быть испольгистра адреса перехода, регистра кода операции обмена и первым информационным входом второго переключательного элемента, управляющим входом подключенного к управляющим вхо дам второго коммутатора и второго узла шинных формирователей, выход второго элемента ИЛИ соединен с первым входом седьмого элемента И, выходом подключенного к единичному входу второго триггера, выход кото;рого и выход пятого элемента И являются соответственно вторым контролирующим выходом и выходом запросов процессора, выходы второго регистра адреса перехода и второго регистра кода операции обмена, информационный вход-вь1ход второго узла шинных формирователей и второй информационный вход второго переключательного элемента образуют второй вход-выход процессора, управляющие входы узла регистров оперативной информации, второго сумматора, арифметика-логического узла, группа управляющих входов и группа выходов арифметикологического узла соединены соответственно с пятым-седьмым выходами, третьей группой выходов и первой группой входов дешифратора микроопераций, седьмой выход которого подключен к управляющему входу первого сумматора, а четвертая группа выходов и вторая группа входов — соответственно к первому адресному входу памяти микропрограмм и вь1ходу регистра хранения текущей инструкции, управляющий вход которого соединен с выходом четвертого элемента И, а информационный вход — c вторым адресным входом памяти микропрограмм u Bblходом буферного регистра инструкций, выходы первых регистра адреса перехода и регистра кода операции обмена, информационный вход-выход перacro узла шиннь1х формирователей и второй информационный вход первого: переключательного элемента образуют первый вход-выход процессора,вторые входы первого-седьмого элементов

И, нулевые входы первого и второго триггеров, синхронизирующие входы памяти программ и дешифратора микроопераций соединены с синхронизирующим входам процессора, выход памяти микропрограмм соединен с третьей группой входов дешифратора микроопераций. зовано в вычислительных системах с асинхронным обменом

1070536 информации между комплексами си ст еды.

Известны устройства для обмена информации, содержащие шифратор, блок синхронизации обмена, регистр информапии, элемент ИЛИ и группу каналов обмена, каждый из которых состоит из блока подготовки канала, блока обработки запросов, счетчика текущего адреса и блока управления t13 . Недостатками данных устройств являются большие аппаратурные затраТЫ и низкая производительность.

Наиболее близким по технической . сущности к предлагаемому является устройство обмена информацией, содержащее процессор, вход-выход которого соединен через магистраль с входом-выходом устройства и входом-выходом блока памяти,формирователь синхроимнульсов, первым входом 20 соединенный с выходом коммутатора, а первым выходом — с входом процессора, задающий генератор, подключенный первым выходом к первому входу коммутатора, и блок управления, g5 состоящий из триггера, двух элементон И и элемента ИЛИ, причем первый вход первого элемента И соединен с выходом пропессора, второй вход и выход — соответственно с вторыми выходом и входом формирователя синхроимпульсов и первым входом триггера, выходом подключенного к второму входу коммутатора, а вторым вхо- дом — к выходу второго элемента И, первый вход которого соединен с вторим выходом задающего генератора, а второй вход — с выходом элемента ИЛИ, первый и второй входы которого соединень» соответственно с выходом блока памяти н входом готовйости устрой- 40 ства (22, Цель изобретения — повышение быстродействия устройства.

Поставленная пель достигается тем, что в устройство, содержащее эле- 45 мент ИЛИ-НЕ, выход которого соединен через формирователь синхроимпульсон с синхрониэирующим входом пропессора, задающий генератор, блок памяти программ, блок памяти данных, 50 блок хранения запросов, включающий первый и второй элементы И и первый триггер, причем вход-выход блока памяти программ соединен через первую магистраль с первым .входом-выходом

npoveccopa, второй вход-выход которого соединен через вторую магистраль с входом-выходом блока памяти данных и входом-выходом устройства, »» блоке хранения запросов выход первого элемента И соединен с нулевым 60 входом первого триггера, а. первый вход второго элемента И соединен с выходом задающего генератора .и первым нходом элемента ИЛИ-НЕ, введен блок приостанова, содержащий два элемента И и элемент ИЛИ, а в блок хранения запросов введен второй триггер, причем в блоке приостанова выход первого элемента ИЛИ соединен с вторым входом элемента ИЛИ-НЕ, а первый и второй входы - соответственно с выходами первого и второго элементон И, первые входи которых подключены соответственно к первому и второму контролирующим выходам прс»цессора, а вторые входы — соответственно к единичным выходам первого и второго триггеров и шинам запроса., первой и второй магистралей, в,единичные входы первого и второго триг-. геров соединены соответственно с первым и вторим выходами запросов

rrpoueccopa, первый вход первого элемента И,соединен с выходом задающего генератора, а второй вход — с шиной готовности первой магистрали, второй вход и выход второго элемента И подключены соответственно к шине готовности второй магистрали и нулевому входу второго триггера, причем процессор содержит регистр адреса текущей инструкпии, первый сумматор, дешиФратор микрооперапий, два регистра адреса перехода, два регистра кода операции обмена, семь, элементов И, два триггера,два элемента ИЛИ, буФерный регистр инструкций, два узла шинных формиров»телей, два коммутатора, два переключательных элемента, регистр хранения текущей инструкции, память микропрограмм, буферный регистр данных, арифметико-логический узел и узел регистров оперативной информации, причем первые информационные входы первого и второго сумматоров соединены соответственно с выходом регистра адреса текущей инструкции и выходом узла регистров оперативной информапии, выходи — соответственно с информационными входами первого и второго регистров адреса перехода, информационный нход-выход арифметико-логического узла соединен через внутреннюю магистраль процессора с информапионним входом-ниходом узла регистров оперативной информации, с выходами регистра хранения текущей инструкпии и буФерного регистра данных,. с вторыми инФормапионними вхо дами первого и второго сумматоров, первый вход первого элемента И соединен с выходом первого элемента ИЛИ, а выход — с единичным входом первого триггера, выход которого является первым контролирующим выходом процессора, первый вход первого элемента ИЛИ соединен с первым выходом дешифратора микроопераций и первыми входами второго н третьего элементов

И, выход которого является первым выходом запросов процессора, второй вход первого элемента ИЛИ соединен

1070536 с вторым выходом дешифратора микрооперапий и управляющим входом регистра адреса текущей инструкции, информационный вход которого подключен к выходу первого регистра адреса перехода, управляющий входом соединенного с выходом второго элемента

И, управляющим входом первого регистра кода операпий обмена и первым информапионним входом первого переключательного элемента, управляющий вход которого соединен с выходом первого регистра кода операций обмена и управляющими входами первого узла шинных формирователей и первого коммутатора, первые информацион- 15 ные входы первого и второго коммутаторов соединены с информационным входом-выходом узла регистров оперативной информапии, вторые информационные входы — соответственно с выходами первого и второго узлов шинных формирователей, информационные входи которь1х подключены соответственно к выходам буферного регистра инструкпий и буферного регистра данных, информационные входы которых соединены соответственно с выходами первого и второго коммутаторов, а управляющие входы соответственно с выходами первого и второго переключательных элементов, информационные входы первого и второго регистров кода операгии обмена соединены соответственно с первой и второй группой выходов дешифратора микроопераций, второй выход которого З5 соединен с первь1м входом четвертого элемента И, третий и четвертый выходы — соответственно с первым и вторим входами второго элемента ИЛИ и первыми входами пятого и шестого 40 элементов И, выход которого соединен с управляющими входами второго регис. тра адреса перехода, регистра кода операпий обмена и первым информапионным входом второго переключатель- 45 ного элемента, управляющим входом подключенного к управляющим входам второго коммутатора и второго узла шинных формирователей, выход второго элемента ИЛЙ соединен с первым входом седьмого элемента И, выходом подключенного к единичному входу второго триггера, выход которого и выход пятого элемента И являются соответственно вторым контролирующим выходом и выходом запросов процессора, выходы второго регистра адреса перехода и второго регистра кода операции обмена, информационный вход-выход второго узла шинных формирователей и второй информационный 60 вход второго переключательного элемента образуют второй вход-выход процессора, управляющие входы узла регистров оперативной информации, второго сумматора, арифметико-логи 65 ческого узла, группа управляющих входов и группа выходов арифметикологического узла соединень1 соответственно с пятым-седьмым выходаМИ, третьей группой выходов и первой группой входов дешифратора микрооперапий, седьмой выход которого подключен к управляющему входу IIepвого сумматора, а четверта; группа выходов и вторая группа входов соответственно к первому адресному входу памяти микропрограмм и выходу регистра хранения текущей инструкции, управляющий вход которого соединен с выходом четвертого элемента И, а информационный вход с вторым адресным входом памяти микропрограмм и выходом буферного регистра инструкции, выходы первых регистра адреса перехода и регистра кода операции обмена, информационный вход-выход первого узла шинных формирователей и второй информационный .вход первого переключательного элемента образуют первый вход-выход процессора, вторые входы первогоседьмого элементов И, нулевь1е входы первого и второго триггеров, синхронизирующие входи памяти программ и дешифратора микрооперапий соединены с синхрониэирующим входом процессора, выход памяти микропрограмм соединен с третьей группой входов дешифратора микроопераций.

На Фиг.1 представлена структурная блок-схема устройства; на фиг.2

Функциональная схема регистра хранения запросов и блока приостанова; на Фиг.3 — структурная схема процессора; на фиг.4 — функциональная схема блока обработки инструкций процессора; на фиг.5 — функциональная схема блока обработки данных процессора, на фиг.б - функциональная схема формирователя синхроимпульсов, на фиг.7 — временная диаграмма работы устройства, на фиг.8 — блок-схема алгоритма выполнения инструкции, на

Фиг.9 - временная диаграмма работы устройства при выполнении инструкции.

Устройство содержит (фиг.1} процессор 1, предназначенный для обработки данных в соответствии с загруженной в память программой (процессор 1 является ведущим в устройстве); задающий генератор 2, обеспечивающий выработку импульсов высокой частоты, определяемой бьстродействием элементной базы; формирователь 3 синхроимпульсов, осуществляющий Формирование синхроимпульсов, необходимых для тактирования работы процессора 1, элемент ИЛИ-НЕ 4, позволяющий блокировать прохождение импульсов высокой частоты на вход формирователя 3 синхроимпульсов, блок 5 хранения запросов, необходимых для хра1070536 нения запросов в течение времени их выполнения, блок 6 приостанова, осуществляющий блокировку подачи импульсов высокой частоты в формирователь 3 на время завершения ведомым устройством операции обмена; блок 7 памяти программ, предназначенный для хранения программ, записанных на языке инструкций процессора 1; блок

8 памяти данных, необходимых для приема программ пользователя, хранения промежуточных результатов обработки, а также .служебной информации, требуемой для работы операционной системь1.

Первая магистраль 9 обеспечивает 15 связь процессора 1 с блоком 7 памяти программ, вторая магистраль 10 с блоком 8 памяти данных. Кроме того., по второй магистрали 10 осуществляется связь npoveccopa 1 с внеш- 2О ними устройствами (накопителями на магнитных дисках, лентах, дисплеями, электромеханическими устройствами ввода-вывода), комплект которых выбирается пользователем. Все внешние устройства подключены параллельно блоку 8.

Блоки и устройства, подключенные к магистралям 9 и 10, являются ведомыми. Каждая из магистралей 9 и 10 включает в себя адресные шины, обеспечивающие передачу адреса ведомому устройству, двунаправленные шины данных для передачи ведомому устройству записываемого слова и для передачи в процессор 1 запрошенного сло- 35 ва, шину запросов для передачи запросов ведомому устройству, шину готовности для передачи пропессору 1 сигнала готовности, шину операции для указания ведомому устройству ти- 4g па выполняемой операции (чтение или запись) и шину начального сброса для приведения ведомого устройства в исходное состояние. Блок 5 запросов содержит (фиг.2) триггеры 11 и

12 элементы И 13 и 14. Блок 6 приостанова состоит из элементов И 15 и 16 и элемента ИЛИ 17 (фиг.2).

Процессор 1 содержит два структурных блока (фиг.3): блок 18 обработки инструкций и блок 19 обработки данных, внутреннюю магистраль 20, причем регистр 21 адреса текущей инструкции, первый сумматор 22, дешифратор 23 мнкроопераций, первые регистр 24 адреса перехода и регистр 55

25 кода операции обмена, первый эЛемент И 26, первый триггер 27, вто-. рой элемент И 28, первый элемент ИЛИ

29, третий элемент И 30, буферный регистр 31 инструкций, первые узел 60

32 шинных формирователей, коммутатор

33, переключательный элемент 34, регистр 35 хранения текущей инструкции, четвертый элемент И 36, память

37 микропрограмм, состоящая из како- 65 I пителя 38, адресного регистра 39 и регистра 40 микроопераций, шины 41 выхода памяти 37 микропрограмм, образуют блок 18 обработки инструкций процессора (фиг.4 ). Арифметико-логический узел 42, узел 43 регистров оперативной информации, вторые сумматор 44 и регистр 45 адреса перехода, шестой элемент И 46, вторые регистр 47 кода операции обмена,. узел

48 шинных формирователей, коммутатор

49 и переключательный элемент 50, буферный регистр 51 данных, второй элемент ИЛИ 52, пятый элемент H 53, второй триггер 54 и седьмой элемент

И 55 образуют блок 19 обработки данных процессора 1 (фиг.5).

Формирователь 3 синхроимпульсов содержит (фиг.6) сдвиговый регистр

56 и элементы И 57-59.

Регистр 21 обеспечивает хранение адреса текущей инструкции в течение времени ее выполнения. Для формирования адреса очередной инструкции, используется сумматор 22, который подключен первым информационным входом (A ) к выходу регистра 21, вторым информационным входом (В) — к внутренней магистрали 20, а управляющим входом - к восьмому выходу дешифратора 23 шинами сигналов формирования адреса инструкции (ФАИ), обеспечивающих выполнение сумматором 22 функций приращения адреса установленного на входе А, на +1 либо иа величину, переданную на вход В, присвоения адресу значения, равного одной из входных величин. Регистр 24 служит для хранения адреса инструкции в процессе обращения к блоку 7 памяти программ. Регистр 25 обеспечивает хранение кода операции обмена (выборка, загрузка) и подключен информационным входом к выходу дешифратора 23 шиной сигнала ОП1, устанавливающего тип операции обмена с блоком

7. Элемент И 26 обеспечивает формирование сигнала приема кодов в регистры 24 и 25. Выход регистра 24 подключен к адресным шинам -первой магистрали 9 и информационному входу регистра 21.

Первым выходом запросов процессора 1 является выход элемента И 30 (ЗПР1), обеспечивающего формирование сигнала запроса на обмен по магистрали 9, для инициирования которого предусмотрен выход дешифратора 23

ОБМ1.

Для хранения инструкции в процессе ее выполнения предназначен регистр 35, который подключен информационным входом к выходу буферного регистра 31, а управляющим входом — к выходу элемента И 36, соединенного первым входом с шиной КОНИ (конец инструкции) второго выхода дешифратора 23. Вь1хоць| регистра 35

1070536

10 подключены к входам второй группы дешифратора 23 для управления его работой. и к внутренней магистрали

20 для выдачи части разрядов инструкции на входы других блоков процессора 1, в частности на входы В сумматора 22.

Микропрограммы, реализующие набор инструкций процессора 1, хранятся в памяти 37, состоящей из накопителя

38,адресного регистра 39 и регистра 10

40 микрокоманды, подключенного выходами третьей группы к входам дешифратора 23, а информационными входами — к выходам накопителя 39, соединенного адресными входами с выхо- 15 дами адресного регистра 39, входы которого подключены шинами начальных адресов для доступа к микрокоманде, с которой начинается выполнение очередной инструкции, к выходам буферного регистра 31, а шинами сигналов изменения адреса микрокоманды „- к выходам четвертой группы дешифратора 23.

Арифметико-логический узел 42

25 обеспечивает преобразование цифровой и буквенной информации и подключен к внутренней магистрали 20 входными и выходными шинами данных, а выходными шинами условий ветвления (УВ) — к входам первой группы дешифратора 23, третья группа выходов и седьмой выход которого соединен шинами сигналов арифметико-логических микроопераций (АЛ) и шинами микроопераций внутреннего обмена (В01) с группой управля- 35 ющих входов и управляющим входом арифметико-логического узла 42.

Узел 43 предусмотрен для хранения в проиессоре 1 оперативной информации, соединен входными и выход- 40 ными шинами данных с внутренней магистралью 20, выходными шинами дан ных (ДАН) — с входом коммутатора 23, управляющими входами — с пятым выходом дешифратора 23 шинами сигналов внутреннего обмена ВО2, а выходными шинами базового адреса — с входом сумматора 44, который подключен входом В к внутренней магистрали 20, а управляющим входом — к шестому выхо. ..ду дешифратора 23 посредством шин сигналов ТА, определяющих тип адресации (абсолютная, относительная). Сумматор 44 обеспечивает Формирование исполнительного адреса при операциях обмена по второй магистрали 10.

Для хранения адреса при обмене по этой магистрали предусмотрен регистр

45, который подключен информационным входом и выходу сумматора 44, выхо. дом - к адресным шинам второй магис- .60 трали 10, а управляющим входом вЂ,к выходу элемента И 46, соединенного с

Управляющим входом регистра 47, предназначенного для хранения кода операций обмена и подключенного информационным входом к второму выходу дешифратора 23 шиной сигнала ОП2 (код операции .обмена по второй магистрали 10 — прием или выдача), а выходом — к шине операции второй магистрали 10 и к управляющим входам шинных формирователей узла 48, коммутатора 49 и переключающего элемента 50. Шинные формирователи узла

48 подключены к двунаправленным шинам данных второй магистрали 10.

Буферный регистр 51 обеспечивает хранение данных в процессе обмена информацией по второй магистрали 10.

Выходом запроса на обмен по второй магистрали 10 является выход элемента И 53. Для инициирования запросов предусмотрен четвертый выход дешифратора (ОБМ2), соединенный с входами элементов И 53 и 46 и элемента ИЛИ 52.

Вторым контролирующим выходом процессора 1 (KT2) является выход триггера 54, на единичный вход которого через элементы И 55 и ИЛИ 52 поступает сигнал с третьего выхода дешифратора 23 по шине сигнала микрооперации выдачи содержимого буферного регистра 51 на внутреннюю магистраль

20 (ВМ:=D)

Для тактирования процессора 1 синхронизирующие входы дешифратора 23 подключены к выходам формирователя 3 синхроимпульсов шинами синхроимпульсов СИ1, СИ2, СИЗ, входы элементов И

28 и 55 шинами синхроймпульсов СИ1, нулевые входы триггеров 27 и 54, а также выходы элементов И 26, 36 и

46 — шинами синхроимпульсов СИ2, управляющий вход регистра 40 и входы элементов H 30 и 53 — шинами синхроИмпульсов СИЗ.

Формирователь 3 синхроимпульсов (фиг.б) состоит из сдвигового регистра 56 на три разряда и элементов И

57-59, выходы которых являются выходами формирователя 3 (СИ1, СИ2, СИЗ).

Входы элементов И 57-59, соединенные между собой и с входом сдвига вправо С1 сдвигового регистра 56, являются входом 60 формирователя 3. Для циклического сдвига вход ДО, являющийся входом последовательного занесения информации в сдвиговый регистр 56, подключен к выходу его третьего разряда. Вход первого разряда сдвигового регистра 56 Д1, а также вход сдвига влево С2 соединены с шиной логической ециницы, входы остальных разрядов

D2, D3, D4 подключены к шине логического нуля, а вход параллельного занеcçíèÿ служит для приведения сдвиговогп регистра 56 в исходное состояние, равное двоичному коду 100.

Позициями 67-70 (фиг.8 и 9) обозначены элементы блок-схемы алгоритма.

Устройство работает следующим образом.

1070536

Задающий генератор 2 постоянно вырабатывает импульсы высокой частоты СИО,йоступающие на импульсный вход элемента ИЛИ-НЕ 4 и на входы элементов

Й 13 и 14. При выполнении процессором 1 микрокоманд, не требующих обращения к ведомым устройствам, импульсы высокой частоты с выхода элемента ИЛИ-НЕ 4 поступают на вход формирователя 3, которнй обеспечивает деление частоты и выработку серий сиихроимпульсов СИ1, СИ2, СИЗ (фиг.9), требуемых для функционирования процессора 1. Работа процессора 1 состоит в последовательной выборке инструкции из блока 7 и их выпол- !5 ненни в соответствии с микропрограммами, каждая из которых представляет собой последовательность микрокоманд, реализунщих соответствующую инструкцию. Требуемая микропрограм- 2О ма вызывается из памяти 37 заданием кода начального адреса, поступающего в адресный регистр 39 с выходов буферного регистра 31. Микрокоманда выполняется в течение одного такта, 25 показанного на фиг.9. Выполнение микрокоманды состоит в том, что в момент выработки синхроимпульса СИ1 в соответствии с кодом, считанным в регистр 40, на определенных шинах микроопераций формируются сигналы, которые поступают на входы соответствующих элементов и узлов процессора 1. В течение всего такта процессор 1 выполняет предписанные микрокомандой действия. Поступление синхроимпульса СИ1 на вход дешифратора 23 инициирует выдачу адреса очередной микрокоманды на вход адресного регистра 39. Код очередной микрокоманды считывается из накопителя 38 40 и с окончанием синхроимпульса СИЗ ,поступает в регистр 40.

Выборка очередной инструкции инициируется в процессе выполнения те- 45 кущей инструкции посредством микрокоманды, в которой, помимо микроопераций, требуемых для выполнения текущей инструкции, указываются микрооперации ОБМ1, ОП1 и ФАИ. При выполнении такой микрокоманды сигнал

ОБМ1 посредством элемента ИЛИ 29 передается на вход элемента И 28 и по синхроимпульсу СИ1 устанавливает триггер 27, в результате чего вход элемента И 15 поступает уровень логической единицы. Обычно к этому моменту предыдущий зайрос на обращение к блоку 7 выполнен, следовательно, триггер 11 сброшен и блокирует прохождение сигнала логической единицы. я) на выход элемента И 15. Одновременно сигналы ФАИ обеспечивают формирование адреса запрашиваемой инструкции на выходах сумматора 22. По синхроимпульсу СИ2 триггер 27 сбрасывается, в регистр 24 переписывается адрес с выходов сумматора 22, а в регистр 25 код "0", соответствующий операции выборки (ОП1 = О). Таким образом, на адресные шины первой магистрали 9 выставляется адрес запрашиваемой инструкции, а на шину операции этой магистрали - код операции выборки.

Через интервал времени, достаточный для дешифрирования выставленного адреса, по синхроимпульсу СИЗ элемент И 30 формирует сигнал запроса

ЗПР1, в результате чего триггер 11 устанавливается в единицу Й с его выхода в блок 7 по шине запросов первой магистрали 9 поступает сигнал запроса ЗАПРОС 1. С этого момента процессор 1 и блок 7 работают параллельно: инициировав выборку очередной инструкции, процессор 1 продолжает выполнять текущую инструкцию, хранящуюся в регистре 35. После завершения выборки инструкции по двунаправленной шине данных первой магистрали 9 в процессор 1 из блока 7 поступат считанная инструкция, которая посредством шинных формирователей узла 32 и коммутатора 33 под управлением кода "0" в регистре

25 передается в буферный регистр 31.

Одновременно на вход переключательного элемента 34 от блока 7 поступит сигнал готовности (ГОТ1); который обеспечивает прием в этот регистр считанной инструкции. Сигнал готовности поступает также на элемент И 13 и по синхроимпульсу СИО, вырабатываемому задающим генератором 2, сбрасывает триггер 11.

Выполнение текущей инструкции, протекающее параллельно выборке очередной инструкции, заканчивается микрокомандой, подготавливающей Ilpo цессор 1 к выполнению очередной инструкции. Эта подготовка производится сигналом микрооперации (КОНИ), который по синхроимпульсу СИ1 посредством элементов ИЛИ 29 и И 28 передается на единичный вхбд тригге- ° ра 27, что приводит к выработке уровня логической единицы на входе элемента И 15. Если к этому моменту выборка инструкции завершена и триггер

11 сброшен, тб сигнал пристанова не вырабатывается и по синхросигналу

СИ2 очередная инструкция посредством элемента И 36 переписывается иэ буферного регистра 31 в регистр 35.

Кроме того, адрес данной инструкции поступает из регистра 24 в регистр 21, начальный адрес микропрограммы, реализующей данную инструкци|о, передается из буферного регистра 31 в адресный регистр 39, после чего процессор 1 переходит к выполнению первой микрокоманды текущей инструкции.

1070536

Если к моменту окончания работы инструкции выборка очередной инструкции не завершена, уровень логической единицы с выхода триггера 27 посредством элементов И 15 и ИЛИ 17 передается на управляющий вход элемента

ИЛИ-НЕ 4, который блокирует прохождение импульсов СИО с выхода задающего генератора 2 на вход формирователя 3, и дальнейшее формирование синхроимпульсов СИ1, СИ2, СИЗ прекра- О щается, что приводит к приостанову процессора 1. формирование синхроимпульсов возобновляется после сброса триггера 11 сигналом готовности

ГОТ1, стробированным импульсами СИО, 15 поступающими на вход элемента И 13.

Первым формируется синхроимпульс СИ2, который проходит через элемент И 36 обеспечивает прием считанного кода в регистр 35. Далее начальный адрес ми-2О кропрограммы, реализующий данную инструкцию, передается в адресный регистр 39 и процессор 1 переходит к выполнению первой микрокоманды инструкции. 25

Приостанов происходит также в случае, если к моменту выполнения микрокоманды, инициирующей выборку инструкции, блок 7 не выработал сигнал готовности ГОТ1в ответ на предыдущий запрос. Такая ситуация возникает, если при выполнении разветвля- . ющейся микропрограммы произведен упреждающий запрос инструкции, переход к которой не последовал, а время ее выборки превысило время движения по микропрограмме до момента обращения за инструкцией, требуемой для выхода по данной ветви микропрограммы.

Загрузка блока 7 производится специальной инструкцией, работающей сле-Ц) дующим образом. Б буферный регистр

51 из второй магистрали 10 принимается код, который необходимо загрузить. в блок 7, и посредством внутренней магистрали 20 передается в узел 43. 4

Затем выполняется микрокоманда, в которой указаны микрооперации ОБМ1, ФАИ и ОП1, причем микрооперации ФАЙ задают функцию присвоения выходам сумматора 22 величины, поступающей на его входы B. Как и при выборке инструкции, по синхроимпульсу СИ1 производится контроль 10TQBHocTH блока 7, и, еслйГ предыдущий запрос выполнен, по синхроимпульсу СИ2 в регистр 24 с внутренней магистрали 20 из суммато- зз ра 22 переписывается адрес записываемой инструкции, а в регистре 24 уста