Устройство для деления частот двух импульсных последовательностей

Устройство для деления частот двух импульсных последовательностей

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧАСТОТ ДВУХ ИМПУЛЬСНЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ , содержащее элемент ИЛИ, первый и второй счетчики, счетные входы которых являются входами устройства, отличающееся тем, что, с целью расширения области применения путем расширения диапазонов относительного изменения . частот входных последовательностей, в него введены ко1 5иутатор и регистр памяти, причем выход старшего разряда первого счетчика соединен с входом сброса второго счетчика, входом первого знакового разряда регистра памяти и первым управляющим входом коммутатора, выход старшего разряда второго счетчика соединен с входом сброса первого счетчика входом второго знакового разряда регистра памяти и вторым управляющим входом коммутатора, выходы второго старшего разряда первого и второго счетчиков соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого соединен с входом сброса регистра i памяти, информационные входы первой и второй групп коммутатора подклюКЛ чены соответственно к выходеш разрядов первого и второго счетчиков, а выходы коммутатора соединены соответственно с информационными входами регистра памяти.

„„Su„„1070549 A

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

M5D G 06F 7 68

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ - луе е

ОПИСАНИЕ ИЗОБРЕТЕНИЯ . "" -,;;,:., :.,„и

H ABTOPCH0MY СВИДЕТЕЛЬСТВУ ")1 Рь (21) 3514180/18-24 (22) 26,11,82 (46) 30.01.84. Бюл. Р 4 (72) Б.К.Горбанев и М.Д.Скубилин (71) Таганрогский радиотехнический институт им. В.Д.Калмыкова(53) 681.325 (088.8) (56) 1 ° Авторское свидетельство СССР

Р 920724, кл. G 06 F 7/68, 1982.

2. Авторское свидетельство СССР

Р 596945, кл. G 06 F 7/68, 1978 (прототип). (54)(57) УСТРОИСТВО ДЛЯ ДЕЛЕНИЯ

ЧАСТОТ ДВУХ ИМПУЛЬСНЫХ ПОСЛЕДОВАТЕЛЬНОСТЕИ, содержащее элемент ИЛИ, первый и второй счетчики, счетные входы которых являются входами устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения путем расширения диапазонов относительного изменения . частот входных последовательностей, в него введены коммутатор и регистр памяти, причем выход старшего разряда первого счетчика соединен с входом сброса второго счетчика, входом первого знакового разряда регистра памяти и первым управлякщим входом коммутатора, выход старшего разряда второго счетчика соединен с входом сброса первого счетчика, входом второго знакового разряда регистра. памяти и вторыми управляющим входом коммутатора, выходы второго старшего разряда первого и второго счетчиков соединены соответственно с первьм и вторым входами элемента ИЛИ, выход которого соединен с входом сброса регистра памяти, информационные входы первой Я и второй групп коммутатора подключены соответственно к выходам разрядов первого и второго счетчиков, а выходы коммутатора соединены соответственно с информационными входами регистра памяти.

1070549

Изобретение относится к вычислительной и измерительной технике и может быть использонано для обработ— ки сигналов, поступакщих от частотных датчиков.

Известно устройство для умножения частотных последовательностей, содержащее счетчик триггер цикла, первый и второй ключи, элемент ИЛИ, ° счетчик измерения, выходной триггер и элемент И. При этом счетчик цикла используется для формирования эталонного интервала времени, на котором измерительный счетчик ведет счет импульсов нходного сигнала 1 .

Иедостатком устройства является его сложность и зависимость точности от стабильности источника тактовых импульсов.

Наиболее близким по технической сущности к предлагаемому является устройство деления частот двух последовательностей, содержащее два счетчика, первый, второй и третий триггеры, первый, второй и. третий элементы И, ИЛИ, группы элементов

И, причем единичные выходы первого и второго триггерон соединены соответственно с первыми входами первого, второго и третьего элементов

И, первый управлякщий вход соединен с единичным входом первого триггера, а второй управлякщий вход с нулевыми входами первого, нторого и третьего триггеров, с первыми входами первого и второго счетчиков, единичный.вход второго триггера соединен с единичным выходом третьего триггера, второй вход первого элемента И соединен с перным управлякицим входом, а выход является выходом устройства, второй вход второго элемента И соединен с нулевым выходом третьего триггера и вторым входом третьего элемента И, вторая входная шина устройства соединена с третьим и первым входами второго и четвертого элементов И, нторой вход четвертого элемента И соединен с нулевым выходом третьего триггера, первый измерительный вход соединен с третьим входом третьего элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, второй вход первого счетчика соединен с ныходом второго элемента И, выход — c информационным входом второго счетчика, второй вход которого соединен с выходом элемента ИЛИ, а третий — с единичным выходом третьего триггера, перная группа информационных выходов второго счетчика соединена с входами элементов И первой группы, а вторая группа информационных выходов — с входами

20 1 5

45 элементов И второй группы, выходы элементов И первой и второй группы соединены соответственно с единичным и нулевым входами третьего и второго триггеров 23.

Педостатком устройства является его ограниченный диапазон входных частот: устройство работоспособно при условии, что частота перного входного сигнала не превышает частоты второго импульсного сигнала.

Цель изобретения - расширение области применения устройства за счет расширения диапазонов относительного изменения частот входных последовательностей.

Поставленная цель достигается тем, что н устройство, содержащее элемент ИЛИ, первый и второй счетчики, счетные входы которых являются .входами устройства, введены коммутатор и регистр памяти, причем выход старшего разряда первого счетчика соединен с входом сброса второго счетчика, входом первого знакового разряда регистра памяти и первым управлякщим входом коммутатора, выход старшего разряда второго счетчика соединен с входом сброса первого счетчика, входом второго знакового разряда регистра памяти и вторым управляющим входом коммутатора, выходы второго старшего разряда первого и второго счетчиков соединены соответственно с первым и вторым входами элемента ЙЛИ, выход которого соединен с входом сброса регистра памяти, информационные входы первой и нторой групп коммутатора подключены соответственно к выходам разрядов первого и второго счетчиков, а выходы коммутатора соединены соответствен" но с информационными -входами регистра памяти.

На чертеже изображена блок-схема устройства.

Устройство содержит первый и второй счетчики 1 и 2, коммутатор 3, элемент ИЛИ 4 и регистр 5 памяти.

Счетные входы счетчиков 1 и 2 образуют информационные входы устройства. Выход старшего разряда счетчика 1 соединен с входом сброса счетчика 2, входом первого знакового разряда регистра 5 памяти и первым управлякщим входом коммутатора 3. аналогично выход старшего разряда счетчика 2 соединен с входом сброса счетчика, входом второго знакового разряда регистра 5 памяти и вторым управляющим входом коммутатора 3.

Выходы второго старшего разрядасчетчикон 1 и 2 соединены с входами элемента ИЛИ 4, выход которого соединен с входом сброса регистра

5 памяти. Выходы разрядов первого и

1070549

Составитель В.Данчеев

Редактор Е. Кривина Техред И.Метелева KoppeK Top B° . Бутяга

Заказ 11683/46 Тираж 699 .Подписное

BHHHIIH Государственного комитета СССР по делам изобретений и открытий

113035, Раушская наб., д. 4/5 — — -----.--ж — ------.— — —--Филиал ППП Патент, r. Ужгород, ул. Проектная, 4

1 второго счетчика подключены соответственно к информационныч входам первой и второй групп коммутатора 3, а выходы коммутатора 3 соединены соответственно с информационньлии входами регистра 5 памяти. 5

Устройство работает следующим образом.

В исходном состоянии счетчики 1 и 2 и регистр 5 памяти обнулены, на выходах счетчиков 1 и 2, элемента ИЛИ 4 и коьМутатора 3 - нулевые сигналы.

При поступлении на входы устрой — 15 ства последовательностей импульсов частоты F„ a F> счетчики 1 и 2 производят подсчет входных импульсов.

Под полным циклом N счетчика понимается число импульсов до появления единицы в его старшем разряде. Предположим, что „)Е и первой появляется единица в старшем разряде счетчика 1.

Это происходит чеРез интервал времени Т = 1/ Р„К .

По этому признаку записывается единица в первый знаковый разряд регистра 5 памяти, значение

F2 T = М Fg / F, накопленное в счетчйке 2, переносится коммутатором 3 в регистр 5 памяти.

В случае F2>с„ первым заканчивает свой цикл счетчик 2. В момент времени Т = 1/F2 и из счетчика 1 переносится накопленное в нем число

F 7 = HF /F2 °

Таким образом, в регистре 5 памяти образуется величина, пропорциональная модулю отношения двух частот входных импульсных последовательностей, а коды в знаковых разрядах 10 и 01 соответствуют значениям F2/F и F< /F> .

Элемейт ИЛИ 4 осуществляет сброс регистра 5 памяти незадолго до обнуления результата.

Таким образом, предлагаемое устройство по сравнению с прототипом имеет более широюую область применения эа счет расширения диапазонов относительно изменения частот входных последовательностей.