Микропрограммный процессор

Микропрограммный процессор

Иллюстрации

Показать все

Реферат

 

COIO3 СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

3(5П 0 06 F 15 00

ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 3492809/18-24 (22) 16.09.82 (46) 30.01.84. Бюл. Р 4. ,(72) В.ri.Ñóïðóí, A.È.Êðèâoíoñoâ, Л.И.Корниенко, Г.Н.Тимонькин, С.Н.Ткаченко и В.С.Харченко (53) 581.325(088.8) (56) 1. Патент Великобритании

9 1397253, кл. G 06 F .15/00, опублик. 1975.

2. Патент Великобритании . 9 1447736, кл. G 06 F 15/00, опублик. 1976.

3. Авторское свидетельство СССР

N- 664173, K . G 06 F 15/00, 1979.

4. Авторское свидетельство СССР по заявке М 2984194/18-24, кл. G 06 F 15/00, 04.07.80 (прототип). (54)(57)1 ° МИКРОПРОГРАММНЫЙ ПРОЦЕССОР, содержащий блок памяти команд, блок .памяти микрокоманд, блок оперативного запоминающего устройства, операционный блок, генератор тактовых импульсов, первый элемент ИЛИ, регистр адреса микрокоманд, счетчик команд, Формирователь микроопераций, выход модифицируемого разряда адреса следующей микрокоманды блока памяти микрокоманд соединен c ïåðâûì входом первого элемента ИЛИ, группа выходов кода операций формирователя микроопераций соединена с группой входов кода операций операционного блока, первый выход генератора тактовых импульсов соединен с входом синхронизации регистра адреса микрокоманд, отличающийся тем, что, с целью увеличения производительности за счет введения специальных режимов адресации данных и динамического изменения формата команды, он содержит блок элементов

И, коммутатор адреса микрокоманд, мультиплексор логических условий, „„SU„„1070557 А коммутатор индексов, второй элемент

ИЛИ, коммутатор адреса оперативного запоминающего устройства, коммутатор управления оперативным запоминающим устройством, коммутатор данных, блок формирования исполнитель, ного адреса регистров общего назначения, состоящий из регистра адресации первого операнда, регистра адресации второго операнда, первого и второго коммутаторов операндов, первого и второго блоков элементов И, блок формирования исполнительного адреса оперативного запоминающего устройства, состоящий из регистра исполнительного адреса, регистра с приращений, сумматора и коммутатора, блок индексных счетчиков, состоящий из группы счетчиков индексов, блок счетчиков циклов, состоящий из группы счетчиков циклов, блок пуска-останова, состоящий из элемента И и триггера, причем управляющий вход процессора соединен с управляющими > ..входами блока памяти команд, блока элементов И и с первым входом второго элемента ИЛИ, выходы первой группы управляющих выходов формирователя микроопераций соединены соответственно с вторым входом второго элемента ИЛИ, со счетными входами, вхо- ©ф дами синхронизации счетчиков циклов и со счетным входом счетчика команд, вторая группа управляющих выходов формирователя микроопераций соединена со счетными входами и входами синхронизации счетчиков индексов, группа информационных входов которых соединена через шину команд с группой выходов блока памяти команд, с группой информационных выходов блока элементов И, с первой группой информационных входов коммутатора индексов, с группой информационных входов регистра адресации первого операнда и регистра адресации второ1070557 го операнда и с первой группой информационных входов коммутатора адреса микрокоманды, вторая группа информационных входов которого соединена с выходом первого элемента ИЛИ и с группой выходов немодифицируемой части адреса следующей микрокоманды блока памяти микрокоманд, вход адреса которого соединен с информационным выходом регистра адреса микрокоманд, информационный вход которого соединен с выходом коммутатора адреса микрокоманды, управляющий вход которого соединен с выходом конца команды формирователя микроопераций, группа выходов управления коммутатором индексов которого соединена с группой управляющих входов коммутатора индексов, вторая группа информационных входов которого соединена с группой входов констант устройства, группа информационных выходов группы счетчиков индексов соединена с третьей группой информационных входов коммутатора индексов, группа информационных выходов которого соединена с группами информационных входов счетчика команд группы счетчиков циклов, регистра приращений и с первой группой информационных входов коммутатора блока формирования исполнительного адреса оперативного запоминающего устройства, группа информационных выходов которого соединена с группой информационных входов регистра исполнительного адреса, группа информационных выходов которого соединена с первой группой входов сумматора и первой группой информационных входов коммутатора адреса оперативного запоминающего устройства, группа информационных выходов которого соединена с группой адресных входов блока оперативного запоминающего устройства, управляющие входы которого соединены с выходами коммутатора управления оперативным запоминающим устройством, первый управляющий вход которого соединен с управляющим входом коммутатора адреса оперативного запоминающего устройства, с первым управляющим входом коммутатора данных и выходом разрешения внешнего доступа к блоку оперативного запоминающего .устройства процессора и формирователя микроопераций, выход конца работы процессора которого соединен с первым входом элемента И блока пуска-останова, второй вход которого соединен со вторым выходом генератора тактовых импульсов, с входом синхронизации операционного блока и с первым управляющим входом формирователя микроопераций, второй управляющий вход которого соединен с первым выходом генератора тактовых импульсов, управляющий вход которого coe >:íåH с выходом триггера блока пуска-останова, вход установки в ноль которого соединен с выходом элемента И блока пуска-останова, вход установки в единицу триггера блока пуска-останова соединен с входом пуска процессора, группа выходов поля кода логических условий формирователя микроопераций соединена с группой управляющих входов мульти плексора логических условий, группа информационных входов которого соединена с группой информационных выходов группы счетчиков циклов и группой информационных выходов операционного блока, группа адресных

I входов которого соединена с группами выходов первого, второго блоков элементов И и блока формирования исполнительного адреса регистров общего назначения, выход кода микроопераций блока памяти микрокоманд соединен с информационным входом формирователя микроопераций, первый второй, третий, четвертый и пятый выходы третьей группы управляющих выходов которого соединены соответственно с входами синхронизации регистра адресации первого операнда, регистра адресации второго операнда, с управлякщим входом первого коммутатора операндов, с управляющим входом второго коммутатора операндов, с управляющим входом первого блока элементов И и с управляющим входом второго блока элементов И, первый, второй и третий выходы четвертой группы управляющих выходов формирователя микроопераций соединены соответственно с вторым управляющим входом коммутатора данных, с вторым управляющим входом коммутатора управления оперативным запоминающим устройством и с третьим управляющим входом коммутатора управления оперативным запоминающим устройством, первый, второй и третий выходы пя- той группы управляющих выходов формирователя микроопераций соединены соответственно с входом синхронизации:регистра исполнительного адреса, с входом синхронизации регистра приращений и с управляющим входом коммутатора, блока формирования исполнительного адреса оперативного запоминающего устройства, вторая группа информационных входов которого соединена с группой выходов сумматора, вторая группа входов которого соединена с группой информационных выходов регистра приращений, группа информационных выходов регистра адресации первого операнда и группа информационных выходов регистра адресации второго операнда соединены соответственно с первыми и

1070557 вторыми группами информационных входов первого и второго коммутаторов операндов, группы информационных выходов которых соединены соответственно с группой входов первого и второго блоков элементов И, группа адресных входов процессора соединена с второй группой информационных входов коммутатора адреса оперативного запоминающего устройства, один из входов группы адресных входов процессора соединен с четвертым управляющим входом коммутатора управления оперативным запоминающим устройством, а другой соединен с пятым управляющим входом коммутатора управления оперативным запоминающим устройством и с третьим управляющим входом коммутатора данных, первая, вторая и третья группы информационных входов-выходов которого соединены соответственно с группой информационных входов-выходов внешних данных процессора, оперативного запоминающего устройства.и операционного блока, группа информационных выходов счетчика команд соединена с группой адресных яходов блока памяти команд, выход мультиплексора логических условий соединен с вторым входом первого элемента ИЛИ, группа информационных входов процессора соединена с группой информационных входов блока элементов И, выход прерывания формирователя микроопераций образует выход прерывания процессора, а выход второго элемента ИЛИ соединен с входом синхронизации счетчика команд.

2. Процессор по п. 1, о т л и ч а ю шийся тем, что формирователь микроопераций содержит регистр, первый, второй и третий дешифраторы, первый и второй элементы И, элемент

ИЛИ, первый вход которого соединен .с первым выходом первого дешифратора, группа информационных входов которого соединена с первой группой выхода регистра, вторая группа выходов которого соединена с группой информационных входов второго дешифратора, управляющий вход которого соединен с управляющим входом третьего дешифратора, с первыми входами первого и второго элементов И, с входом синхронизации регистра и с первым управляющим входом формироватеИзобретение относится к автоматике и вычислительной технике н может быть использовано при построении ля, третья группа выходов регистра соединена с информационным входом третьего дешифратора, первая группа выходов которого соединена с первой группой входов элемента ИЛИ, вторая группа входов которого соединена с первой группой выходов второго дешифратора, управляющий вход первого дешифратора соединен с вторым управляющим входом формирователя, первый выход регистра соединен с вторым входом второго элемента И и с выходом конца команды формирователя, первая и вторая группы управляющих выходов формирователя соединены соответственно с второй группой выходов второго дешифратора, и с второй группой выходов третьего дешифратора, первый, второй, третий, четвертый и пятый выходы третьей группы управляющих выходов формирователя соединены соответственно с выходом .второго элемента И, с вторым, третьим, четвертый и пятым выходами регистра, шестой выход регистра соединен с вторым входом первого элемента И и с первым выходом четвертой группы управляющих выходов формиро-, вателя, второй и третий выходы четвертой группы управляющих выходов которого соединены соответственно с . выходом первого элемента И и с седьмым выходом регистра, первый, второй и третий выходы пятой группы управляющих выходов формирователя соединены соответственно с вторым выходом первого дешифратора, с третьим выходом первого дешифратора и с восьмым выходом регистра, четвертая, пятая и шестая группы выходов которого соединены соответственно с груп" пой выходов кода операций формирователя, с группой выходов управления коммутатором индексов формирователя и с группой выходов поля кодов логических условий формирователя, девятый и десятый выходы регистра и вы. ход элемента ИЛИ соединены соответственно с выходом разрешения внешнего доступа к.оперативному запоминающему устройству формирователя, с выходом конца работы процессора формирователя и выходом прерывания формирователя, информационный вход регист ра соединен с информационным входомформирователя.

ЭВМ и вычислительных систем с микрспрограммным управлением и высоким быстродействием.

1070557

Известны микропрограммные процес- сори, содержащие память команд, память микрокоманд, регистр адреса микрокоманд, оперативную память, операционный блок и счетчик команд (.1, f23 633 °

Йедостатками таких устройств являются узкая область применения и низкое быстродействие.

Наиболее близким к предлагаемому по технической сущности и достигае- мому положительному эффекту является микропрограммный процессор, содержащий операционный блок, оперативное запоминающее устройство, счетчик команд, блок микропрограммно- 15 го управления, постоянное запоминающее устройство, триггер режима, пять элементов И, дешифратор идентификации, триггер прерываний, два элемента ИЛИ, элемент ИЛИ-НЕ, груп- 20 пу элементов И, причем первые выходы блока микропрограммного управле-, ния соединены с первыми входами операционного блока, первые выходы которого соединены через оперативное 25 запоминающее устройство с вторыми входами операционного блока, вторые выходы соединены с входами счетчика команд, выходы которого соединены с третьими входами операционного блока и первыми входами группы элементов И, вторые входы которой соединены с третьим выходом операционного блока, а управляющие входы подключены к первому выходу триггера, 35 режима, первый вход которого соеди-, нен с четвертым выходом операционно- го блока, а второй вход соединен С пятым выходом операционного блока, выходы группы элементов И соединены с входами постоянного запоминающего устройства команд операционной системы, выходы которого подключены к четвертым входам операционного блока, шестые выходы которого .соединейй с первыми входами блока микропрог- 5 раммного управления, а пятый вход соединен с первым выходом триггера прерываний, второй выход которого подключен к второму входу блока микропрограммного управления, второй 50 вход соединен с входом устройства, а первый вход соединен с выходом первого элемента ИЛИ, первый вход которого соединен с выходом первого элемента И, второй вход соединен с вы- 55 ходом второго элемента И, третий вход соединен с выходом третьего элемента И„ четвертый вход соединен с выходом четвертого элемента И, а пятый вход подключен к выходу пятого g0 элемента И, первый вход которого соединен с первым выходом триггера режима, а второй вход соединен с первым выходом постоянного запоминающего .устройства микрокоманд, первым входом элемента ИЛИ-НЕ и первым входом второго элемента ИЛИ, выход которого подключен к первому входу первого элемента И, второй вход которого соединен с первым выходом дешифратора идентификации, второй выход которого соединен с первым входом второго элемента И, второй вход которого соединен с выходом элемента ИЛИ-HE и первым входом третьего элемента И, второй вход которого . соединен с третьим выходом дешифратора идентификации, вход которого соединен с вторыми выходами блока микропрограммного управления, третьи выходы которого подключены к входу постоянного запоминающего устройства микрокоманд, вторые выходы которого соединены с третьими входами блока микропрограммного управления, а третий выход соединен с вторым входом второго элемента ИЛИ, вторым входом элемента ИЛИ-НЕ и первым входом четвертого элемента И, второй вход которого подключен к второму выходу трйггера режима 4).

Недостатками известного устройства являются узкая область применения и низкая производительность.

Узкая область применения обусловлена недостаточной номенклатурой дисциплин формирования исполнительного адреса. Например, в данном устройстве не реализованы специальные режимы индексной адресации: с продвижением индекса, когда исполнительный адрес А; формируется на основе значения индекса ЭР и значения смещения Д в соответствии с соотношением

А,.=3R+D, 3R=3R+<, iЕ 1, М, (q1 где и — мощность множества исполнительных адресов; с постоянным шагом d(d ) 1) приращения индекса, когда исполнительный адрес А; формируется на основе значения A „ и шага д по формуле

М= . (21

V,e 2,N, А.=A, В,d=.сопз1 с переменным шагом d; = Ь; (i), (1 е 1; и ) приращения ийдекса, . когда исполнительный адрес А; формируется на основе значения А1 „и di. шага i по формуле

А =Д

А,=

Ч; 2,Н;А,=А. +d.,d,=d. (1!

Указанные режимы формирования адреса характерны при решении задач обработки больших массивов данных в реальном масштабе времени. Отсутствие аппаратно-микропрограммных средств реализации этих режимов при1070557 водит к существенному сужению области применения известного устройства.

Низкая производительность устройства обусловлена тем, что реализация специальных режимов адресации данных требует обращения к подпрограммам формирования исполнительных адресов для этих режимов, что требует значительных затрат времени на обращения к ОЗУ ЭВМ.

Формирование исполнительного адреса в режиме индексной адресации с продвижением индекса требует вре- мени Т,, которое оценивается по формуле

6 (4}

1 1-1 13

40 гДе 421—

22 время считывания из ОЗУ зна. чения A время считывания из ОЗУ значения шага время сложения А; „ и 4 время записи в ОЗУ значения

А;; время выдачи A.; 50

i время обращения к подпрограмме формирования исполнительного адреса в данном режиме. 23

t24

При использовании режима индексной адресации с переменным шагом приращения индекса время формирования исполнительного адреса Т оце3 нивается по формуле

6

Т = t, (6) (-1 где 1„„ — время выборки значения индекса иэ ОЗУ; — время выполнения сложения

ЗР иЗ; 13 — время увеличения значения индекса на 1;

1„ — время выдачи А;; время запоминайия в ОЗУ продвинутого индекса;

4<6 — время обращения к подпрограмме формирования исполни- З0 тельного адреса в данном режиме.

На формирование исполнительного адреса в режиме индексной адресации с постоянным шагом приращения 35 индекса требуется время Т2, оцениваемое по формуле где С, — время записи в ОЗУ значения А;; время Формирования адреса шага время считывания из ОЗУ значения А,. время сложения А;, и А.; время выдачи А;; время обращения к подпрог36 рамме формирования исполни. тельного адреса в данном режиме.

Анализ выражений (4 1 — (6) показывает, что доминирующими величинами в них являются слагаемые, связанные с частыми операциями обращения к ОЗУ, что приводит к существенному снижению производительности процессора. Это особенно ощутимо при резком возрастании - интенсивности использования указанных режимов адресации при обработке больших массивов данных, приводящем к снижению системной производительности эа счет частых обращений к ОЗУ.

Таким образом, низкая производительность известного устройства обусловлена высокой чувствительностью к изменению рабочей нагрузки при переходе к выполнению обработки больших массивов данных, доля которой превышает 503 объема алгоритмов решения таких задач.

Поскольку в известном устройстве отсутствуют элементы и связи для аппаратно-микропрограммной реализации указанных режимов адресации, повышение производительности в нем невозможно.

Цель изобретения †.расширение области применения путем введения специальных режимов адресации данных и динамического изменения формата команды и повышение производительности микропрограммного процессора.

Поставленная цель достигается тем, что в микропрограммный процессор содержащий блок памяти команд, блок памяти микрокоманд, блок оперативного запоминающего устройства, операционный блок, генератор тактовых импульсов, первый элемент ИЛИ, регистр адреса микрокоманд, счетчик команд, формирователь микроопераций, причем выход модифицируемого разряда адреса следующей микрокоманды блока памяти микрокоманд соединен с первым входом первого элемента ИЛИ, группа выходов кода операций формирователя микроопераций соединена с группой входов кода операций операционного блока, первый выход генератора тактовых импульсов соединен с входом синхронизации регистра адреса микрокоманд, введены блок элементов И, коммутатор адреса микрокоманд„ мультиплексор логических условий, 1070557

20

Зо коммутатор индексов, второй элемент

ИЛИ, коммутатор адреса оператинного з а помин ающе го устрой ств а, к оммутатор управления оперативным запоминающим устройством, коммутатор данных, блок формирования исполнительного адреса регистров общего назначения, состоящий из регистра адресации первого операнда, регистра адресации второго операнда, первого и второго коммутаторов операндов, первого и второго блоков элементов

И, блок формирования исполнительного адреса оперативного запоминающего устройства, состоящий из регистра исполнительного адреса, регистра приращений, сумматора и коммутатора, блок индексных счетчиков, состоящий из группы счетчиков индексов, блок счетчиков циклов, состоящий из группы счетчиков циклов, блок пуска-останона, состоящий из элемента И и триггера, причем управляющий вход процессора соединен с управляющими входами блока памяти команд, блока элементов И и с первым входом второго элемента ИЛИ, выходы первой группы управляющих выходов формирователя микроопераций соединены соответственно с вторым входом второго элемента ИЛИ, со счетными входами, входами синхронизации счетчиков циклов и со счетным входом счетчика команд, вторая группа управляющих выходов формирователя микроопераций соединена со счетными входами и входами синхронизации счетчиков индексов, группа информационных входов которых соединена через шину команд с группой выходов блока памяти команд, с группой информационных выходов блока элементов И, с первой группой информационных нходон коммутатора индексов, с группой информационных входов регистра адресации первого операнда и регистра адресации второго операнда и с первой группой информационных входов коммутатора адреса микрокоманды, вторая группа информационных входов которого соединена с выходом первого элемента ИЛИ и с группой выходов немодифицируемой части адреса следующей микрокоманды блока памяти микрокоманд, вход адреса которого соединен с информационным выходом регистра адреса микрокоманд, информационный вход которого соединен с выходом коммутатора адреса микрокоманды, управляющий вход которого соединен с выходом конца команды формирователя микроопераций, группа выходон управления коммутатором индексов которого соединена с группой управляющих входов коммутатора индексов, вторая группа информационных входов которого соедииена с группой входов конс

65 тант устройства, группа информационных выходов группы счетчиков индексон соединена с третьей группой информационных нходон коммутатора индексон, группа информационных выходов которого соединена с группами информационных входов счетчика команд группы счетчиков циклов, регистра приращений и с первой группой информационных входОв коммутатора блока формирования исполнительного адреса оперативного запоминающего устройства, группа информационных выходов которого соединена с группой информационных входов регистра исполнительного адреса, группа информационных выходов которого соединена с гервой группой входов сумматора и первой группой информационных входов коммутатора адреса. опера ти нного з апоминающего устройства, группа информационных выходов которого соединена с группой адресных входов блока опера- тинного запоминающего устройства, управляющие входы которого соединены с выходами коммутатора управления. оперативным запоминающим устройством, первый управляющий вход котороro соединен с управляющим входом коммутатора адреса оперативного запоминающего устройства, с первым управляющим входом коммутатора данных и с выходом разрешения внешнего доступа к блоку оперативного запоминающего устройства процессора и формирователя микроопераций, выход конца работы процессора которого соединен с первым входом элемента И блока пуска-останова, второй вход которого соединен со вторым выходом генератора тактовых импульсов, с входом синхронизации операционного блока и с первым управляющим входом формирователя микроопераций, второй управляющий вход которого соединен с первым выходом генератора тактовых импульсов, управляющий вход которого соединен с выходом триггера блока пуска-останова, вход установки в ноль которого соединен с выходом элемента И блока пуска-останова, вход установки в единицу триггера блока пуска-останова соединен с нходом пуска процессора, группа выходов поля кода логический условий формирователя микроопераций соединена с группой упранляющих входов мультиплексора логических условий, группа информационных входов которого соединена с группой информационных выходов груп ы счетчиков циклов и группой информационных выходов операционного блока, группа адресных входов которого соединена с группами выходов первого и второго блоков элементов И блока формирования исполнительного адреса регистров обще1070557

10 го назначения, выход кода микроопераций блока памяти микрокоманд соединен с информационным входом форми рователя микроопераций, первый, вто рой, третий, четвертый и пятый выходы третьей группы управляющих вых дов которого соединены соответствен но с входами синхронизации регистра адресации первого операнде, регистра адресации второго операнда, с управляющим входом первого коммутатора операндов, с управляющим входом первого блока элементов И и с управляющим входом второго блока элементов И, первый, второй и трети выходы четвертой группы управляющих выходов формирователя микроопераций соединены соответственно с вторым управляющим входом коммутатора данных с вторым управляющим входом коммутатора управления оперативным запоминающим устройством и с третьим управляющим входом коммутатора управления оперативным запоминающим устройством, первый, второй и третий выходы пятой группы управляющих выходов. формирователя микроопераций соединены соответственно с входом синхронизации регистра исполнительного адреса, с входом синхройизации регистра приращений и с управляющим входом коммутатора, блока формирования исполнительного адреса оперативного запоминающего устройства, вторая группа информационных входов которого соединена с группой выходов сумматора, вторая группа .входов которого соединена с группой информационных выходов регистра приращений, группа информационных выходов регистра адресации первого операнда и группа информационных выходов регистра адресации второго операнда соединены соответственно с первыми и вторыми группами информационных входов первого и второго коммутаторов операндов, группы инфор мационных выходов которых соединены соответственно с группой входов первого и второго блоков элементов И, группа адресных входов процессора соединена с второй группой информационных входов коммутатора адреса оперативного запоминающего устройства, один из входов группы адресных входов процессора соединен с четвертым управляющим входом коммутатора управления оперативным запоминающим устройством, а другой соединен с пятым управляющим входом коммутатора управления оперативным запоминающим устройством и с третьим управляющим входом коммутатора данных, первая, вторая, и третья группы информационных входов-выходов которого соединены соответственно с группой информационных входов-выходов внешних данных процессора, оперативного запоминающего устройства и операционного блока, группа информационных выхо- . дов счетчика команд соединена с группой адресных входов блока памяти коо- манд, выход мультиплексора логических условий соединен с вторым входом первого элемента ИЛИ, группа информационных входов процессора соедине" на с группой информационных входов блока элементов И, выход прерывания формирователя микроопераций образует выход прерывания процессора, а выход второго Элемента ИЛИ соединен с вхой 5 дом синхронизации счетчика команд.

Кроме того, формирователь микроопераций содержит регистр, первый, второй и третий дешифраторы, первый и второй элементы И, элемент ИЛИ, первый вход которого соединен с первым выходом первого дешифратора, группа информационных входов которого соединена с первой группой выходов регистра, вторая группа выходов которого соединена с группой информационных входов второго дешифратора, управляющий вход которого соединен с управляющим входом третьего дешифратора, с первыми входами первого и второго элементов И, с входом

30 синхронизации регистра и с первым . управляющим входом формирователя, третья группа выходов регистра соединена с информационным входом третьего дешифратора, первая группа

35 выходов которого соединена с первой группой входов элемента ИЛИ, вторая группа входов которого соединена с первой группой выходов второго дешифратора, управляющий вход первого

4g дешифратора соединен с вторым управ. ляющим входом формирователя, первый выход регистра соединен с вторым входом второго элемента И.и с выходом конца команды формирователя, первая и вторая группы управляющих выходов формирователя соединены соответственно с второй группой выходов второго дешифратора и с второй группой выходов третьего дешифратора, первый, второй, третий, четвертый и пятый выходы третьей группы управляющих выходов формирователя соединены соответственно с выходом второго элемента И, с вторым, третьим, четвертым и пятым выходами ре55 гистра, шестой выход регистра соединен с вторым входом первого элемента И и с первым выходом четвертой группы управляющих выходов формирователя, второй и третий выходы четвертой группы управляющих выходов которого соединены соответственно с выходом первого элемента И и с седьмым выходом регистра, первый, второй и третий выходы пятой группы управляющих выходов формировате1070557

12 ля соединены соответственно с вторым выходом первого дешифратора, с третьим выходом первого дешифратора и с восьмым выходом регистра, четвертая, пятая и шестая группы выходов которого соединены соответственно с группой выходов кода операций формирователя, с группой выходов управления коммутатором индексов формирователя и с группой выходов поля кодов логических условий формирователя, девятый и десятый выходы регистра и выход элемента ИЛИ соединены соответственно с выходом разрешения внешнего доступа к оперативному запоминающему устройству формирователя, с выходом конца работы процессора и выходом прерывания формирователя, информационный вход регистра соединен с информационным входом. формирователя.

На фиг. 1 приведена функциональная схема предлагаемого микропрограммного процессора; на фиг. 2 — то же, формирователя микроопераций; на фиг. 3 — то же, коммутатора данных; на фиг. 4 — то же, коммутатора индексов; на фиг. 5 — то же, коммутатора управления оперативным запоминающим устройством; на фиг. 6 — то же, мультиплексора логических условий; на фиг. 7 — то же, операционноro блока; на фиг. 8 — 12 — схемы алгоритмов формирования исполнительного адреса второго операнда для команд форматов R X1 — R X5 соответственно.

Микропрограммный процессор содержит блок 1 памяти команд, блок

2 памяти микрокоманд, блок 3 опера- . тивного запоминающего устройства, блок 4 формирования исполнительного адреса регистров общего назначения, формирователь 5 микроопераций, блок б индексных счетчиков, блок 7 счет,чиков циклов, блок 8 формирования исполнительного адреса оперативной памяти„ операционный блок 9, мультиплексор 10 логических условий, коммутатор 11 адреса микрокоманд, первый коммутатор 12 операнда, второй коммутатор 13 операнда, коммутатор

14 индексов, коммутатор 15 адреса оперативной памяти, коммутатор 16 блока формирования исполнительного адреса, коммутатор 17 управления оперативным запоминающим устройством, коммутатор 18 данных, группу входов

19 константы процессора, блок 20 пуска-останова, генератор 21 тактовых импульсов, регистр 22 адресации первого операнда, регист 23 адресации второго операнда, регистр 24 адреса микрокоманд, регистр 25 исполнительного адреса, регистр 26 приращений, счетчики 27 индексов, счетчик, 28 команд, счетчики 29 циклов, сумматор 30, триггер 31 блока пуска-останова, первый блок. элементов И 32 и второй блок элементов И 33 блока формирования исполнительного адреса регистров общего назначения, элемент

И 34 блока пуска-останова, второй элемент ИЛИ 35, первый элемент

ИЛИ 36, блок 37 элементов И, шину

38 команд, внутреннюю шину 39 данных, внешнюю шину 40 данных, информационную шину 41, управляющий вход

42 процессора, вход 43 пуска, группу информационных входов 44 процессора, группу адресных входов 45 процессора, группу информационных входов-выходов 46 внешних данных, выход 47 разрешения внешнего доступа к оперативному запоминающему устройству, выход 48 конца работы процессора и выход 49 прерывания.

20 Выходами формирователя 5 микроопераций (фиг. 2/ являются выход 50 конца команды, вторая группа управляющих выходов 51, выход 52 управления коммутатором индексов 52, пер25 вый 53, второй 54, третий 55, четвертый 56 и пятый 57 выходы третьей группы управляющих выходов, первая группа управляющих выходов 58, первый

59, второй 60, третий 61 выходы чет30 вертой группы управляющих выходов, группа выходов 62 кода операций, первый 63, второй 64 и третий 65 вы— ходы пятой группы управляющих выходов, выход бб разрешения внешнего

35 доступа к опеРативному запоминающему устройству, выход 67 конца работы процессора, группа выходов 68 ло. гических условий, второй 69 и первый

70 управляющие выходы.

4р Формирователь 5 микроопераций содержит регистр 71, третий 72, второй 73 и первый 74 дешифраторы, первый 75 и второй 76 элементы И, элемент ИЛИ 77.

Коммутатор 18 данных (фиг. 3) включает коммутатор 78, элемент

НЕ 79, первый 80, второй 81 и третий

82 блоки элементов И.

Коммутатор 14 индексов (фиг. 4) содержит коммутатор 83, дешифратор

84 и элемент ИЛИ-НЕ 85.

Коммутатор 17 управления оперативным запоминающим устройством (фиг. 5) состоит из первого 86 и второго 87 одноразрядных коммутато55 ров.

Мультиплексор 10 логических условий (фиг. б ) включает коммутатор 88 и дешифратор 89.

Операцион .ый блок 9 (фиг. 7) со60 держит арифметико-логический блок

90, блок 91 местного управления, блок 92 регистров общего назначения, буферный регистр 93, первый 94, второй 95, третий 96 и четвертый 97 мультиплексоры и блок 98 элементов И.

14

1070557

Процессор предназначен для выполнения команд форматов "регистррегистр" (RR ) и "регистр — память" (R Х) . Формат команды RR содержит по.ля: код операции, адрес первого операнда (R 1), адрес второго операнда (R2), а команды RX — код операции, адрес первого операнда (R 1 ) и сме. щение (D ) .

В обоих форматах адрес первого операнда R 1 задает номер регистра общего назначения в блоке 92 регистров общего назначейия операционного блока 9 (фиг. 7). Смещение D задает адрес первого числа в режимах прямой адресации (адресации с индексацией).

Данные, обрабатываемые процессо- ром, храняться в блоке 3 оперативной памяти, а программа смещения, исполнительные адреса, индексы, начальные адреса подпрограмм и дополнения счетчиков циклов (до записи их в соответствующие счетчики) — в блоке 1 памяти команд.

Команды формата RX могут быть пяти типов, зависящих от режимов адресации данных в памяти.

В предлагаемом процессоре предусмотрено пять режимов адресации данных для RX-команд: прямая адресация, когда исполнительный адрес данных А формируется

l на основе информации о смещении

2;, считываемой из блока 1 памяти команд по формуле

A;=D,, )е,)( гце )(— мощность множества исполнительных -адресов; индексная адресация с продвижением индекса, когда исполнительный адрес формируется на основе значения индекса 3R и смещения в соответствии с формулой

Ai=3R+D, 3R=3R+ ; индексная адресация без продвижения индекса, когда исполнительный адрес формируется на основе соотношения . A.=М+2; и ндексная адресация с постоянным шагом приращения д (д ) 1 ) индекса, когда исполнительный адрес формируется в соответствии с формулой

А.Я, . V.е2,N; А.=А +й, 8=const; индексная адресация с переменным шагом й„= 6; ((); (i е 1, И ) приращения индекса, когда исполнительный адрес формируется по формуле

Aj =D, A,=

v,.e Z,x: A.=À. „+i(, .= (i) Указанным режимам. адресации соответствуют команды типов )1 Х1