Ячейка памяти (ее варианты)

Ячейка памяти (ее варианты)

Иллюстрации

Показать все

Реферат

 

1. Ячейка памяти, содержащая первый ключевой транзистор,затвор и исток которого являются соответственно первым и вторым входами ячейки , запоминающий транзистор, сток которого подключен к шине питания, управляющий транзистор, исток которого соединен с затвором запоминающего транзистора, конденсатор, одна обкладка которого соединена с затвором управляющего транзистора и подг ключена к тактовой шине, другая обкладка конденсатора соединена со стоком управлянвдего транзистора и истоком запоминающего транзистора,о тличающаяся тем, что, с целью повышения быстродействия ячейки , она содержит второй ключевой транзистор и усилительный транзистор, затворкоторого соединен с затвором запоминающего транзистора, его сток .соединен с шиной питания, а исток соединен со стоком второго ключевого транзистора, исток и затвор которого являются соответственно третьим и четвертым входами ячейки, сток первого ключевого транзистора соединён с истоком или стоком управляющего транзистора . 2. Ячейка памяти, содержащая первый ключевой транзистор, затвор и исток которого являются соответственно первым и вторым входом ячейки, запоминанхций транзистор, сток которого подключен к тактовой шине, управляющий транзитор, исток которого соединен с затвором запоминающего транзистора,конденсатор, одна обкладка которого соединена с затвором управляк цего транзистора и подключе на к тактовой шине, другая обкладка л конденсатора соединена со стоком управляющего транзистора и истоком с: запоминающего транзистора, отличающаяся тем, что, с целью повышения быстродействия ячейки, она содержит второй ключевой транзистор и усилительный транзистор, затвор которого соединен с затвором запоминаннцего транзистора, его сток соедиN нен с тактовой шиной, а исток соедио о нен со стоком второго ключевого транзистора , исток и затвор которого являются соответственно третьим и четвертым входами ячейки, сток пер4 вого ключевого транзистора соединен t истоком или стоком управляющего Ьранзистрра. .

СО(ОЭ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (l9)SU(((l À

3(51) а 11 С ll/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

: --%rr"."Ì,М л).

ИVË);0) „--„Ê,;:;.

Н АВТ0РСНОМУ СВИДЕТЕЛЬСТВY

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3413067/18-24 (22) 29.03.82 (46) 3().01.84. Бюл. Р 4 (72) В.Д.Костюк (53) 621.327.6(088.8) (56) 1, Патент СИА Р 387.8404, кл. G 11 С 11/40, опублик, 1975.

2. Авторское свидетельство СССР

Р 769628, кл. 6 11 С 11/40, 1978 (прототип) . (54) ЯЧЕЙКА ПАМЯТИ (ЕЕ ВАРИАНТЫ) . (57) 1. Ячейка памяти, содержащая первый ключевой транзистор,затвор и исток которого являются соответственно первым и вторым входами ячейки, запоминающий транзистор, сток которого подключен к шине питания, управляющий транзистор, исток которого соединен с затвором запоминающего транзистора, конденсатор, одна обкладка которого соединена с затвором управляющего транзистора и под.. ключена к тактовой шине, другая об-, кладка конденсатора соединана со стоком управляющего транзистора и истоком эапоминакщего транзистора, о тл и ч а ю щ а я с я тем, что, с целью повышения быстродействия ячейки, она содержит второй ключевой транзистор и усилительный транзистор, затвор которого соединен с затвором запоминающего транзистора, его сток .соединен с шиной питания, а исток соединен со стоком второго ключевого транзистора, исток и затвор которого являются соответственно третьим и четвертым входами ячейки, сток первого ключевого транзистора соединен с истоком или стоком управляющего транзистора.

2. Ячейка памяти, содержащая первый ключевой транзистор, затвор и исток которого являются соответственно первым и вторым входом ячейки, запоминающий транзистор, сток которого подключен к тактовой шине, управляющий транзитор, исток которого соединен с затвором запоминающего транзистора, конденсатор, одна обкладка которого соединена с затвором управляющего транзистора и подключе- Ж на к тактовой шине, другая обкладка конденсатора соединена со стоком управляющего транзистора и истоком запоминающего транзистора, о т л и — % ч а ю щ а я с я тем, что, с целью повышения быстродействия ячейки, она содержит второй ключевой транзистор и усилительный транзистор, затвор которого соединен с затвором запоминающего транзистора, его сток соединен с тактовой шиной, а исток соедиггегг со стоком второго ключевого транзистора, исток и затвор которого являются соответственно третьим и четвертым входами ячейки, сток первого ключевого транзистора соединен

Ю истоком или стоком управляющего транзистора.

1070604

Изобретение относится к вычислительной технике и может быть использовано для создания полупроводниковых операционных эапоминающих уст- ройств статического типа, обладающих повышенной информационной емкостью.

Известна конструкция ячейки памяти квазистатического типа, построенная на основе МДП-структур. Ячейка обладает меньшим количеством элементов по сравнению с классической триг- 0 герной, конструкцией, поэтому на ее основе может быть получена более высокая информационная емкость ОЗУ в интегральном исполнении 1 .

Однако требование периодической 35 регенерации в них информации, которая осуществляется одним внешним импульсом во всех ячейках накопителя ОЗУ одновременно, хотя и в меньшей степени, чем в динамических схемах, но ведет к потере части полезного времеЪ ни работы ОЗУ.

Наиболее. близкой по технической сущности и схемному решению к предла-25 гаемой является ячейка памяти, содержащая ключевой, запоминающий и управляющий транзисторы, конденсатор.

Регенерация информации осуществляется синхронизацией тактового импульса с импульсом считывания 2$.

Недостатком указанной ячейки является невысокое быстродействие, связанное с тем, что цикл считывания в такой ячейке увеличивается на длину тактового импульса.

Цель изобретения — повышение быс родействия ячейки памяти.

Поставленная цель достигается тем, что ячейка памяти, содержащая 4О первый ключевой транзистор, затвор и исток которого являются соответственно первым и вторым входами ячейки, эапоминакщий транзистор, сток которого подключен к шине питания, управля-4 юркий транзистор, исток которого соединен с затвором запоминающего транзистора, конденсатор, одна обкладка которого соединена с затвором управляющего транзистора и подключена к тактовой шине, другая обкладка конденсатора соединена со стоком управляющего т ран эи стора и и стоком запоми нающего транзистора, дополнительно содержит второй ключевой транзистор и усилительный транзистор, затвор которого. соединен с затвором запоминающего транзистора, его сток соединен с шиной питания, а исток соединен со стоком второго ключевого транзистора, исток и затвор которого бО являются соответственно третьим и четвертым входами ячейки., сток первого ключевого транзистора соединен с истоком или стоком управляющего транзистора. 65

Согласно второму варианту ячейка памяти, содержащая первый ключевой транзистор, затвор и исток которого являются соответственно первым и вторым входами ячейки, запоминающий

t ранзистор, сток которого подключен тактовой шине, управляющий транзистор, исток которого соединен .с затвором запоминающего транзистора, конденсатор, одна обкладка которого соединена с затвором управляющего транзистора и подключен к тактовой шине, другая обкладка конденсатора соединена со стоком управляющего транзистора и истоком запоминающего транзистора, дополнительно содержит второй ключевой транзистор и усилительный транзистор, затвор которого соединен с затвором запоминающего транзистора, его сток соединен с тактовой шиной, а исток соединен со .стоком второго ключевого транзистора, исток и затвор которого являются соответственно третьим и четвертым входами ячейки, сток первого .ключевого транзистора соединен с истоком или,стоком управляюшего транзистора.

На чертеже представлена принципиальная электрическая схема ячейки по первому варианту.

Ячейка памяти содержит запоминающий 1 транзистор, сток которого соединен со стоком усилительного 2 транзистора,и является шиной 3 питания ячейки, затвор запоминающего 1 транзистора соединен с затвором усилительного 2 транзистора, истоком управляющего 4 транзистора и стоком первого 5 ключевого транзистора, одна обкладка конденсатора б соединена с затвором управляющего 4 транзистора,, сток которого соединен с другой обкладкой конденсатора б и истоком запоминающего 1 транзистора, затвор управляющего 4 транзистора соединен с тактовой 7 шиной, исток усилительного 2 транзистора соединен со стоком второго 8 ключевого транзистора, истоки первого 5 и второго 8 ключевых транзисторов соединены с разрядной 9 шиной, затворы первого 5 и второго 8 ключевых транзисторов являются адресными входами ячейки.

Ячейка работает следующим образ ом, Запись информации в ячейку осуществляют через транзистор 5.

Считывание информации производят через транзисторы 2 и 8. Если в ячейке хранится логическая единица, то транзистор 2 будет открыт и цепь считывания также будет открыта. Напряжение питания с шины 3 через транзисторы 2 и 8 поступает на разрядную шину 9. Если в ячейке хранится логический ноль, то транзистор 2 будет закрыт и на разрядной шине 9

10/0604

Составитель Г.Бородин

Редактор М.Ткач Техред "., :. .,Убинчак Корректор С.шекмар

Заказ 11б90/49 Тираж 5 f$ Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Мбсква, Ж-35, Раушская наб., 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4 будет логический ноль при считывании.

В такой конструкции ячейки памяти разрешено производить регенерацию информации во время считывания, т.е., например, встроенный в схему

ОЗУ генератор тактовых импульсов может работать независимо от управляющих сигналов и практически высту пать в роли импульсного питания, превращая таким образом кваэистати- о ческое ОЗУ в чисто статическое.

В результате существенно повышается быстродействие ОЗУ и упрощаются периферийные схемы управления им.

Для повышения плотности компонов- 15 ка ячейки памяти за счет уменьшения числа шин целесообразно тактовую шину

7 объединить с шиной 3 питания. В этом случае можно использовать одно только импульсное питание ячейки памяти и значительно снизить ее потребляемую мощность. для правильной работы ячейки памяти при таком объединении необходимо обеспечить более высокое значение порогового напряжения управляющего транзистора 4 по сравнению с другими транзисторами.

Считывание информации в данной ячейке памяти можно производить в любое время независимо от процесса регенерации информации, что значительно сокращает цикл считывания.