Устройство для деления двоичного числа на коэффициент

Устройство для деления двоичного числа на коэффициент

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДВОИЧНОГО ЧИСЛА НА КОЭФФИЦИЕНТ,, содержащее первь1й и второй сдвиганяцке регисТ1 а , входы сдвига которых соединены .с тактовым входсял устройства, отличающееся teM, что, с целыо noBuiiieHlia быстродействия, в него введены первый и второй коммутаторы , первый и второй т-входовые элементы ИЛИ (где m -разрядность коэффициента ), первая и вторая группы элементов И, вычисли.тельный блок,содержащий первый, второй, третий, четвертый и пятый элементы запрета, первый и второй триггеры, элемент И, перВ1ЫЙ и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, второй, третий и чет- . вертьй элементы ИЛИ, выходы : элементов И первой и второй: групп; . соответственно соединены с входами первого; и второго элементс в ход первого элемента ИЛИ соединен с первыми информационными входами первого и второго к яи мутатород, выход второго элемента ИЛИ ссюдинён с вторьоий инфо{ 4аци9ннь№4и входами первого и второго коммутаторов, выход первого коммутатора соединен с первым входом первого элемента ИЛИ вычислительного блока и прямым входом первого элемента запрета вычислительного блока, второй вход первого элемента ИЛИ, инверсный вход второго элемента запрета и первый вход элемента И которого соединены с выходом второго коммутатора управляющий вход которого соединен с управляющим входом первого коммутатора и входом уттравления выбором типа коэффициента устройства, первый инфо рмационный вход которого соединен с первым входом второ го элемента ИЛИ, инверсным в ходом пе рв ого Элемента за пре та и вторьди входом элемента И вычислительного блока, в то рой информационный вход устройства соединен с вторым входом второго элемента ИЛИ и прямым входом второго элемента запрета вычислитель- § ного блока, тактовый вход первого (Л триггера которого соединен с тактоBfciM входом второго триггера и тактовым входом устройст: а, вьtxoд второго элемента запрета вычиcлитeльнJЭГo блока .соединен с первым входсм третьего элемента ИЛИ, второй вход которого соединен с выходе первого элемента запрета, а третий вход г с выходом элемента И и первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом третьего эле мента Эапрета., инверсный вход которого соединен с выходом третьего эле мента ИЛИ и с первым входом первого элемента ИСКЛЮЧАОДЕЕ ИЛИ, второй вход которого соединен с прямым входом третьегоэлемента запрета и с выходом первого триггера, информационный вход которого соединен с выходом вто рого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединён с выходом первого элемента ИЛИ, а второй вход с выходом второго элемента ИЛИ, информационный вход второго триггера соединен с выходом первого элемента ЙСКЛЮЧАКМЦЕЕ ИЛИ, выход второго триггера соединен с инверсным входом четвертого элемента запрета и с прямым входом пятого элемента запрета, ин

(19) (11) М51) G 06 F 7 52

ГОСУД@ СТНЕННЫЙ КОМИТЕТ СССР, ПО ДКЛАМ ЦЗОЬРЕт ямй И ОЧНРЫтИй

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСНОМЪ СВИДЕТЕЛЬСВ ВУ

" (21:.) . 3414749/18-.24 .(22 ) 01 :. 04. 82 (:46) .07. 02.84. " Вюл.9 5 (72) В..И.Жабин, В.И.Корнейчук, В.;В.Макаров и- В.П. Тарасенко (71) - Милевский;ордена- Ленина политехнический институт им. 50-летия Великой Октябрьской социалистической:революции .(53 ) . б 81 . 3 25 (0 88.. 8 ) (56).1.: Авторское свидетельство СССР

Р 758153, кл.с:06 у .:7/52, 1975..2. патент Японии. N. 50-13070, кл. G: Об F 7/5 2, 1975.

3.-Авторское..свидетельство СССР

9 662938,кл,0 06 Г 7/52,1979.(прототип) . (54) (.57.) УСтРОЯСтва дЛя дЕЛения дВО-.

ИЧНОГО ЧИСЛА НА КОЭФФИЦИЕНТ,:содержащее первый и второй сдвигающие регис тры, входы сдвига которых соединены с тактовим входом устройства, о т .л и.ч а ю щ е е с я тем, что, с целью новышения быстродействия, в него введены первый и второй коммутатори, первый и.второй m-входовые элементы ИЛИ (где m --разрядность коэф фициента), первая и вторая, группы элементов И, вычислктельный блок.,содержащий первый, второй, третий,. четвертый и пятйй элемейты запрета, первый и второй триггеры, элемент Й, первый и второй элементы.ИСКЛЮЧММЦЕЕ

ИЛИ, первый, второй, третий и чет-вертый элементы ИЛИ, причем выходы . элементов.И верной и второй. групп: соответственно соединены с входами первого и второго. элементов ИЛИ,выход первого элемента ИЛИ соединен с .первыми информационники входами первого и второго коммутаторов, выход второго элемента ИЛИ соединен с: вто-. рыми информационными входами первого и второго коммутаторов, выход первого коммутатора соединен с первыМ входом первого элемента ИЛИ вычислительного:блока и прямым входом первого, элемента запрета вычислительного блока, второй вход первого элемента ИЛИ, инверсный вход второго элемента запрета и первый вход элемента И которого соединены с выходом второго коммутатора, управляющий вход. которого соединен с управляющим входом первого коммутатора и входом управления выбором типа коэффициента устройства, первый информационный вход: которого соединен с первым входом второго элемента ИЛИ, инверсным входом:первого элемента запрета и вторым входом элемента И вычислительного блока, второй информационный вход .устройства соединен с вторым входом второго элемента ИЛИ и прямым входом второго элемента запрета вычислитель- g. ного блока, тактовый вход первого триггера которого соединен с такта- фф вым входом второго триггера и такто- " вым входом устройства, выход второ- С го элемента запрета вычислительного блока. соединен с первым входом третье- а го элемента ИЛИ, второй вход которого соединен с выходом первого элемента запрета,а:третий вход.- с выходом элемента И и первым входом четвертого элемента ИЛИ, второй вход которого .соединен с выходом третьего эле ф мента запрета., инверсный вход которого соединен .с выходом третьего эле .мента ИЛИ и с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с прямым входом третьего элемента запрета и с выходом первого триггера, информационный вход которого соединен с выходом вто рого элемента ЙСКЛЮЧА0)ЩЕЕ ИЛИ, первый вход которого соединен с выхо.дом первого. элемента ИЛИ, а второй вход с выходом второго элемента ИЛИ, информационный-вход второго триггера соединен с выходом первого элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, выход второго триггера соединен с инверсным входом четвертого элемента запрета и с прямым входом пятого элемента запрета, ин1 07 204 0 версный вход которого соединен с выходом четвертого элемента ИЛИ и с прямым входом четвертого элемента запрета, выход которого соединен с первым выходом устройства и вторым информационным входом первого сдвигающего регистра, выход пятого элемента запрета соединен с вторым выходом устройства и вторым входом второго сдвигающего регистра, выходы

Изобретение относится к вычислительной технике и может быть применено в системах автоматического управления, измерения и контроля.

Известно устройство для деления 5 двоичного числа на коэффициент, в состав кЬторого входит (в-1) вычитателей, где n — разрядность операнда. Каждый вычислитель состоит из полусумматора., элементов ИСКЛЮЧИОЩЕЕ 10

ИЛИ, И, ИЛИ j1j ..

Недостатком устройства является ограниченная область применения вследствие малого набора коэффициентов, 15

Известно также делительное уст- ройство, с помощью которого можно производить деление на коэффициент.

В его состав входят регистры, сум- маторы, схема управления (?) .

Однако устройство обладает низким быстродействием .в тех случаях, когДа информация поступает на вход устройства последовательным кодом, начиная со старших разрядов. Это не позволяет эффективно использовать его в 25 системах управления процессами в реальном масштабе времени, когда инФормация поступает на входы устройства, например, с преобраэозателей аналог-код или цифровых измеритель- ЗО ных приборов поразрядного уравнове.шивания. В этом случае в устройствах необходимо время для накопления всех цифр операндов, и общее время вычис4 ления результата. составит t=t + .t 35

9, где t время .накопления операндов, tg — время вычисленйй в устройстве.

На протяжении времени t нельзя формировать управляющее воздействие для исполнительного органа системы 4g управления, так как информация о его . величине отсутствует.

Наиболее близким к изобретению является устройство, содержащее блок суммирования, регистры делимого делителя, частного, триггер, дешифра45 тор, элемент ИЛИ. Регистры делимого и частного являются сдвигающими. Суммирующий блок предназначен для сумrrepaoro и второго сдвигающих регистров соединены соответственно с первыми входами элементов И соответственно первой и второй групп, вторые входы элементов И первой группы соединены соответственно с вторыми входами элементов И второй группы и соот- ветственно с входами управлЕния заданием величины коэффициента устрой-. ства. мирования четырех .кодов и содержит (и+6} разрядов. Причем регистр частного соединен с первым и вторым выходами дешифратора и первым и вторым выходами устройства, выход элемента

ИЛИ соединен с первым входом управления регистра делителя, выходы которого соединены .с первой группой .Информационных .входов сумматора, первый и второй входы дешифратора соединены соответственно с: прямком и инверсным выходом старшего разряда сумматора, выходы регистра делимого соединены с второй группой входов сумматора,.:a первый и второй информационные входы, регистра делимого соединены с первой и второй информационными,минами, прямой,и инверсный выходы старшего разряда сумматора соединены .с вторым и третьим входами управления регистра делителя и с первым и вторым входами триггера, выходы которого соединены с третьим и четвертым входами дешифратора, третья и четвертая информационные шины соединены -соответственно с первой .и второй группой информационных входов регистров делителя и частного, выходы котор6го соединены с третьей .группой входов сумматора, первая шина управления соединена с входом управления сумматора и четвертым входом управления регистра . делителя, вторая шина управления соединена .с первым входом элемента ИЛИ, счетным входом триггера, входом управления регистра делимог6 и третьим входом управления регистра частного, третья шина управления соединена с вторым входом элемента ИЛИ, пятым входом управления регистра делителя, четвертым входом управления регистра. частного. Это устройство позволяет вычислять частное от деления двух чисел при поразрядном поступлении операндов. При этом операнды и результат представлены избыточныч двоичным кодом с цифрами (1, О, 1) (3g .

Недостатком известного устройства является низкое быстродействие вслед1072040

Старз + t

Целью изобретения является повышение быстродействия.

Поставленная цель достигается тем, что в устройство, содержащее первый к второй сдвигающие регистры, входы сдвига которых соединены с тактовым входом устройства, введены первый.и второй коммутаторы, первый и второй m-входовые элементы

ИЛИ (где .m — разрядность.коэффициен- 29 та), первая- и вторая группы элементов,И, вычислительный блок, содержа.щий первый, второй, третий, четвертый и пятый элементы запрета, первый и второй триггеры, элемент И, пер- 25 вый и второй .элементы ИСКЛЮЧАЮЩЕЕ

ИЛИ, первый, второй, третий и чет. вертый элементы ИЛИ, причем выходы элементов И первой и второй групп. соответственно соединены с входами первого и второго элементов ИЛИ, выход первого элемента;ИЛИ соединен с первыми информационными входами пер- ваго и второго коммутаторов, выход второго элемента ИЛИ соединен с вторыми информационными входами

:первого и второго коммутаторов, выход первого коммутатора соединен с первым входом первого элемента ИЛИ вычислительного блока и прямым входом первого элемента запрета вычис- 40 лительного блока, второй вход первого элемента ИЛИ, инверсный вход второго элемента запрета и первый вход элемента И которого соединены с выходом второго коммутатора, уп- . 45 равляющий.вход которого соединен,с управляющим входом первого коммутатора и входом управления выбором типа коэффициента устройства, первый информационный вход которого .. 5О соединен с первым входом второго.эле .мента ИЛИ, инверсным входом первого. элемента запрета и вторым входом элемента И вычислительного блока, второй информационный вход устройства соединен с вторым .входом вто-. рого:элемента ИЛИ и прямым входом второго элемента запрета вычислительного блока, тактовый вход первого триггера. которого соединен с тактовым входом второго триггера и 60 тактовым входом устройства, выход второго элемента запрета вычислительного блока соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с. выхо- 65 ствие большого времени вычислений в каждом цикле. Время выполнения цикла в известном. устройстве состоит из времени сдвига сс„з, времени суммирования четырех кодов 1 . и времени суммирования двух кодов 1, в суммирую-. 5 щем блоке. Таким образбм, время вы.полнения цикла вычислений в известном устройстве составит дом первого элемента запрета, а третий вход — с выходом элемента И и первым входом четвертого элемента

ИЛИ, второй вход которого соединен с выходом третьего. элемента запрета, инверсный вход которого соединен с выходом третьего элемента ИЛИ и с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которо- . го соединен с прямым входом третьего элемента запрета и с выходом первого триггера, информационный вход которого соединен с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с выходом первого элемента ИЛИ, а второй вход с выходом второго элемента ИЛИ, информационный вход второго триггера соединен с выходом первого элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, выход второго триггера соединен с инверсным входом четвертого элемента запрета и с прямым входом пятого элемента запрета, инверсный вход которого соединен с выходом четвертого элемента ИЛИ и. с прямым входом четвертого элемента запрета, выход которого соединен с первым выходом устройства и вторым информационным входом первого сдвигающего регистра,.выход пятого элемента запрета соединен с вторым выходом устройства и вторым входом второго сдвигающего регистра, выходы первого и второго сдвигающих регистров соединены соответственно с первыми входами элементов И соответственно первой и второй групп, вторые входы элементов И первой группы соединены соответственно с вторыми входами элементов И второй группы и соответственно с входами управления заданием величины коэффициента устройства.

На фиг.1 изображена структурная схема устройства для деления двоичного числа на коэффициент; на фиг.2-. структурная схема вычислительного блока.

Входы 1 и 2, устройства подключены к входам 3 и 4 вычислительного блока 5, выход 6 которого связан с выходом 7 устройства и информационным входом сдвигающего регистра 8, а выход 9 — с выходом .10 устройства .и информационным входом сдвигающего.регистра 11. Выходы сдвигающего регистра 8 подключены к первым вхо. дам элементов И 12.1-12.m, выходы которых связаны с входами элемента

ИЛИ 13. Выходы сдвигающего регистра 11 соединены с первыми входами элементов И 14.1-14.m, выходы которых связаны с входами элемента ИЛИ

15. Вторые входы каждых J-х ()=1,m) элементов И 12.) и 14.,) соединены с входом 16. устройства. Выходы элементов ИЛИ 13 и 15 связаны с информационными входами коммутаторов

1072040

17 и 18. Управляющие входы коммутаторов 17 и 18 подключены к входу

19 управления выбором типа коэффициента устройства. Тактовый вход 20 устройства связан с управляющим входом 21 вычислительного блока 5, а также с входами сдвига сдвигающих регистров 8 и 11. Выходы коммутаторов 17 и 18 подключены соответственно к входам 22. и 23 вычислительного блока 5. 1

Вычислительный блок 5 может, быть построен следующим образом (фиг.2).

Вход 3 соединен с входом элемента ИЛИ 24, с инверсным входом эле-. мента 25 запрета и с входом элемента И 26. Вход 4 связан со входом элемента ИЛИ 24 и с прямым входом элемента 27 запрета. Вход 2 соединен с входом элемента И 26 и элемента ИЛИ 28, а также с инверсным 2О входом элемента 27 запрета. ВХод

23 подключен к входу элемента ИЛИ

28 и к прямому входу элемента 25 запрета. Выходы элементов ИЛИ 24 и 28 соединены с входами элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 29, выход которого подключен к входу триггера 30.

Выходы элементов 25 и 27 запрета и элемента И 26 связаны с входами элемента ИЛИ 31, выход которого подключен к входу элемента ИСКЛЮЧАЮЩЕЕ .ИЛИ 32 и к инверсному входу элемента 32 запрета. Прямой вход элемента 33 и второй вход элемента ИСКЛЮЧАЮ-.

ЩЕЕ ИЛИ 32 подключены к выходу триггера 30. Выход элемента ИСКЛЮЧАКПЦЕЕ ИЛИ 32 связан с входом триггера 34. Выходы элементов И 26 и запрета 33 соединены с входами элемента ИЛИ 35, выход которого связан с первым входом элемента 36 запрета и с инверсным вхо- 40 дом элемента 37 запрета. Выход триггера 34 подключен к вторым входам элементов 36 и 37 запрета, выходы которых соединены соответственно с выходами б и 9. К управляющим входам 45 триггеров 30 и 34 подключен вход 21.

Триггеры 30 и 34 могут быть построены на основе D-триггеров с внутрен:ней задержкой.

Устройство предназначено для деле- о ния двоичного числа на коэффИциенты типа F., 4+2 или Кд 4-2, где

1„m . В исходном состоянии сдвигающие регистры 8 и 11 и триггеры

30 и 34 обнулейы. Перед началом вычислений на вход 19 поступает сиг-. нал, который выбирает тип коэффициента. Если этот сигнал равен единице, то производится деление на коэффициент типа k<, если же он равен нулю, то производится деление на коэффициент типа k . Кроме того, на один из входов 16.1-1б.m поступает единичный сигнал (например, на вход

16.))), который окончательно вь1фирает значение, коэффициента k; = 4+2 или 65

Чj

= 4-2 Сигналы на входах 19 и

16 присутствуют в течение всего времени вычислений. Вычисления в устройстве производятся в (и+р) тактах, .где и-разрядность операнда, а рдобавочное число тактов, определяющее точность вычислений. На вход устройства последовательно со старших разрядов поступает операнд, представленный в избыточной двоичной сиО стеме счисления с цифрами 1 1, О, 1).

Ограничения на знак числа не накладываются. Операнд представляется в естественной Форме, т.е. запятая фиксируется после разряда с весом. о

2 . К началу каждого i-го такта на входы 1 и 2 поступает i-й разряд операнда х . При этом, если единица присутствует на входе 1, то х,= 1, если едииица присутствует на входе 2, то х, = 1, если на обоих входах - нули, то x„ . = О. На входы 22 и 23 вычислительного блока 5 поступают цифры второго операнда у; . Это задержанные на ) тактов сигйалы с выходов б и 9, т.е. сигналы с выходов элементов HJIH

13 и 15. При этом, если на.вход 19 поступает единичный сигнал, то на вход 22-поступает сигнал с выхода элемента ИЛИ 13, а на.вход 23 - сигнал

c ..выхода элемента ИЛИ 15. И наоборот, если на входе 19 присутствует нуль, то на вход 22 поступает сигнал с вы-. хода элемента ИЛИ 15, а на вход 23 -.с с выхода элемента ИЛЙ 13. Значение у; = 1 кодируется наличием единицы иа входе 22, а у; .1 - наличием единицы на входе 23, в противном случае у, = О. Вычислительный блок 5 реализует Функцию Е 2 (X + Т).

При поразрядном поступлении операндов он работает следующим образом. .Если сумма очередных разрядов операндов (х; + у„ ) равна 1 или 1, единичный сигнал появляется на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 29. Если (х; + у; ) равна 1,2 или 2, то единица — на. выходе элемента ЙЛИ 31.Если (x, + у; ) 2, то единица - на выходе элемента И 26. В зависимости от значений сигналов на выходах элементов И 26 и ИЛИ 31, а также состояний триггеров 30 и 34 на выходы 6 и 9 передается значение очередного разряда результата z- . при этом z = 1

f 4 кодируется наличием единицы на выходе б, z; = Г наличием едийицы на выходе 9 и z„ = 0 -. отсутствием сигналов на обоих выходах.

Затем на тактовый вход 20 устройства поступает управляющий сигнал.

После его окончания производится прием кода в триггеры 30 и 34 и сдвиг в сдвигающих регистрах 8 и 11. На этом заканчивается один такт вычислений. В результате выполнения (и+р) тактов на выходах устройство последовательно, разряд за разрядом, 1072040

Такт Х

Элемент

Вход

) 4

3 22 23 29. 31 32 30 34 35 36 37

Исходное состояние

0 О

О 1 1 1 1 1 О О О О

1 О 1 .2 1 О, 1 О

1 1

О 1 О О

О 1 1

О О О О 1 1 1 О 1

О О 0 О О

1 1 0-,0

О 1 О

0 0 О 1 О 1 1 0 О О

1 0 1 1 м

О 1 1

0 1 1

1 .0 О

1 1. 1 О

1 О 1

1 1: О

О О О

7 . 1 1 О

О О

1 1

0 О

О

8 О О О

О О О О О

О 1 1.. 1 1 1

1 О

О О О

10. О 0 о

О О 0 .О 1. О 1 1

О О О 1

О О О

О О

О 0,.0 0 формируется 3Ha IeHae Z 4+2-

Х

Х или Е 4 - 2

Пример. Пусть необходимо разделить на k =«4-2" =3.5 число

Х = (-11,625) =(1101,111) . Вычисления следует произвести до седьмого двоичного знака после запятой °

Перед началом вычислений на входы tO

19 и 16.1 поступают единичные сигналы. Состояния элементов устройства показаны s таблице в каждом такте вычислений. В результате выполнения

11-ти тактов вычислений на выходах устройства сформировалось значение

° (01 01 „0101001 ) = (-3, 3203 )@ °

Время выполнения такта в данном устройстве состоит из времен образо- ® вания очередной цифры результата t> и времени,t<, необходимого для сдвига сдвигающих регистров и поступления новой цифры операнда у; на входы 22 и 23 вычислительного блока. Из описания работы вычислитель25 ного блока следует, что tp= 5ty, . где СЗ вЂ” время срабатывания логичес.кого элемента. В свою очередь t 5+ 4tj (здесь время срабатывания коммутаторов, в качестве которых используются мультиплексоры, принято равным 2 З ) . Таким образом, время выполнения такта в предлагаемом

Устройстве составит t = tcAs +9с,у.

Тогда время вычислений в предлагаемом устройстве в 44 тв +вв4+144В .Ч т 9 З . tcAS

4(п+6) + с. е

9t9 + tcAS в известном устройстве, при последовательной организации распространения переноса в суммирующем блоке.

Здесь принято Ф = tc„ = (и+6)t+, где t — задержка в одноразрядном комбинационном сумматоре. В свою очередь t принято равным 2t9

Например, для и = 32, q и 15.

При использовании сверхпараллельных сумматоров 1 = (23од 1 + 3)t+ где 1 — длина сумматора. Тогда

tg = 2(Мо (n+6) + 3)t + tc„, что при и = 32 составит t4j = 60t>+tc

И в этом случае быстродействие устА ройства примерно в 6,5 раз выше быстродействия известного устройства.

Таким образом, введение новых элементов и конструктивных связей позволяет увели1ить быстродействие устройства.

1 - 1 1 1 1 О 1

1022040

Составитель Л.Медведева

Редактор Н.Бобкова Техред A.Вабинец Корректор N.Р ароши

Закаэ 127/41 Тираж 649, Подпис ное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент", г.ужгород, ул.Проектная,4