Устройство асинхронного сопряжения синхронных двоичных сигналов

Устройство асинхронного сопряжения синхронных двоичных сигналов

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО АСИНХРОННОГО СОПРЯЖЕНИЯ СИНХРОННЫХ ДВОИЧНЫХ СИГНА ЛОВ , содержгицее на передающей стороне последовательно соединенные блок запуска и счетчик, блок цикловой синхронизации, вход которого соединен с первым выходом блока запуска, управляемый распределитель, выходы разрядов которого подключены к первым входам блока памяти, второй вход которого соединен с выходом блока цикловой синхронизации, при этом первый вход управляемого распределителя соединен с первым выходом блока запуска, второй выход которого соединен со вторым входом управляемого распределителя, а на приемной стороне - последовательно соединенные коммутатор, бло цикловой синхронизации , управляелшй распределитель и блок Пс1мяти, вторые входы которого соединены с соответствукидими выходами коммутатора, а также блок авто подстройки частоты (АПЧ), выхрд которого соединен с другим входом управляемого распределителя, отличающееся тем, что, с целью повышения точности сопряжения, на передающей стороне введены три элемента И, первый и второй входы которых соединены соответственно с выходом и вторым входом счетчика, а выходы элементов И соединены соответственно с третьим, четвертым и пятым входами блока памяти, второй выход блока запуска соединен со вт орым входом счетчика, а на приемной стороне введены элемент ИЛИ, три элемента И и регистр сдвига, выходы первого, второго и третьего разрядов| Ъ которого соединены соответственно ™ь с вторыми входами первого и второго элементов И, с первым и вторым вхои I дами первого и третьего элементов. и с первыми входами второго и третье-g го элементов И, при этом первый, второй и третий входы элемента ИЛИ соединены соответственно с выходами первого,.второго и третьего элементов И, выход элемента ИЛИ подклю-j чен к входу блока АПЧ, третьи вхо ды первого, второго и третьего элементов И соединены с выходом блбкацикловой синхронизации, а ддпблнительные вход и выход коммутатора соединены соответственно с дополнительным выходом блока цикловой синхронизации и входом регистра сдвига.

(19) (И)

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

3(59 Н 04 J 3 00; Н 04 J 3 08

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ 1

Ф

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Ц ".«.. И

6ЙБАИОТИ |

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3509239/18-09 (22) 10.11.82 (46) 07 02.84. Бюл, Р 5 (72) Ю.В.Ларин и В.М.Суханов (71) Ленинградский электротехнический институт связи им. проф. М.A.Áîí÷Бруевича (53) 621.394 ° 6(068.8) (56) 1. Авторское свидетельство СССР

Р 510792, кл ° Н 04 J 3/00, 1974 °

2. Авторское свидетельство СССР

М 789024, кл Н 04 J 3/08, 1978 (прототип) . (54)(57) УС1РОИС1ВО АСИНХРОННОГО СО»

ПРЯЖЕНИЯ СИНХРОННЫХ ДВОИЧНЫХ СИГНА ЛОВ, содержащее на передающей стороне последовательно соеДиненные блок запуска и счетчик, блок цикловой синхронизации, вход которого соеди" нен с первым выходом блока запуска, управляемый распределитель, выходы разрядов которого подключены к первым входам блока памяти, второй вход которого соединен с выходом блока цикловой синхронизации, при этом первый вход управляемого распределителя соединен с первым выходом блока запуска, второй выход которого соединен со вторым входом управляемого распределителя, а на приемной сторо- . не - последовательно соединенные коммутатор, блок цикловой синхронизации, управляейяй распределитель и блок памяти, вторые входы которого соединены с соответствующими выходами коммутатора, а также блок автоподстройки частоты (АПЧ), выход которого соединен с другим входом управляемого распределителя, о т л ич а ю щ е е с я тем, что, с целью повышения точности сопряжения, на передающей стороне введены три элемента И, первый и второй входы которых соединены соответственно с выходом-и вторым входом счетчика, а выходы элементов И соединены соответственно с третьим, четвертым и пятым входами блока памяти,.второй выход блока запуска соединен со вторым входом счетчика, а на приемной стороне введены элемент ИЛИ, три эле. мента И и регистр сдвига, выходы Fg первого, второго и третьего разрядов которого соединены соответственно с вторыми входами первого и второго элементов И, с первым и вторым вхо-дами первого и третьего элементов. И и с первыми входами второго и третьего элементов И, при этом первый, второй и третий входы элемента ИЛИ соединены соответственно с выхбдами первого,,второго и третьего элементов И, выход элемента ИЛИ подключен к входу блока АПЧ, третьи нхо- Я ды первого, второго и третьего элементов И соединены с выходом блокацикловой синхронизации, а дополни" ) тельные вход и выход коммутатора р соединены соответственно с дополнительным выходом блока цикловой синхронизации и входом регистра сдвига.

10?2278 входом счетчика, а выходы элементов

И соединены соответственно с третьим, четвертым и пятым входами блока памяти, второй выход блока запуска соединен со вторым входом счетчика, а на приемной стороне введены элемент ИЛИ, три элемента И и регистр

60 сдвига, выходы первого, второго и третьего разрядов которого соедине« ныл соответственно с вторыми входами первого и второго элементов И, с первым и вторым входами перво65.» о и третьего элементов И и с первыИзобретение относится к электросвязи и может использоваться для ввода-вывода синхронных двоичных сигналов в цифровые .тракты систем с дельта-модуляцией и импульсно-кодовой модуляцией.

Известно устройство асинхронного сопряжения синхронных двоичных сигналов, содержащее на передающей стороне фазовый компаратор, первым выходом соединенный с кодером фазы, а вторым выходом — с управляющим входом управляемого распределителя, преобразователь фазирующей комбинации, выход которого подключен к одному из входов зайиси служебных, сигналов 15 блока памяти, а выходы кодера фазы .и управляемого распределителя подсоединены соответственно к остальным входам записи информации блока памяти, а на приемной стороне — комму- 2О татор, блок фазирования по циклам, вход которого подключен к фаэирующему выходу коммутатора, а управляю-. щий выход — сдвигающему входу коммутатора, декодер фазы, информационные.входы которого соединены с выходами служебных сигналов коммутатора, а управляющий вход — с выходом опорных сигналов блока фазирования по циклам, блок фазовой автоподстройки частоты, управляемый распределитель, управляющий вход которого одновременно соединен со входом блока фазовой автоподстройки частоты и выходом декодера фазы, тактирующий входс выходом блока фазовой автоподстрой-35 ки частоты, а выходы — со входами считывания блока памяти, к входам записи информации которого подключены информационные выходы коммутатора (1) .

Однако данное устройство не обеспечивает высокой достоверности передачи при возможном поражении в канале служебной информации.

Наиболее близким к предлагаемому 45 является устройство синхронного сопряжения синхронных двоичных сигналов„ содержащее на передающей стороне управляемый распределитель, выходы Разрядов которого подключены 5О к первым входам блока памяти, второй вход которого соединен с блоком цикловой синхронизации, а также последовательно соединенные блок запуска, счетчик, блок сравнения, кодер и блок прогнозирования, выход которого подключен к другому входу блока сравнения, а дополнительный вход соединен с выходом блока запуска и входами блока цикловой синхронизации и управляемого распределителя, дополнительный выход которого подключен к другому входу счетчика, а.другой вход управляемого распределителя подключен. к другому выходу, блока запуска, а выход кодера подключен к другому выходу блока запуска, а выход кодера подключен к треть. ему входу блока памяти, а на приемной стороне - последовательно соединенные коммутатор, блок цикловой синхронизации, управляемый распределитель и блок памяти, входы разрядов которого соединены с соответствующими выходами коммутатора, а также блок автоподстройки частоты (АПЧ), выход которого подключен к другому входу управляемого распределителя, последовательно соединенные декодер и блок прогнозирования, выход которого подключен к входу блока ЬПЧ, а. другие выходы блока цикловой синхронизации йодключены к входам коммутатора и декодера, другой вход которого соединен с дополнительным выходом коммутатора (2) .

Однако известное устройство не обеспечивает высокой точности сопряжения.

Цель изобретения — повышение точности сопряжения.

Поставленная цель достигается тем, что в устройстве асинхронного сопря-. жения синхронных двоичных сигналов, содержащее на передающей стороне последовательно соединенные. блок запуска и счетчик, блок цикловой -синхронизации, вход которого соединен с первым выходом блока запуска, управляемый распрямитель, выходы разрядов которого подключены к первым входам блока памяти, второй вход которого соединен с выходом блока цикловой синхронизации, при этом первый вход управляемого распределителя соединен с первым выходом блока запуска, второй выход которого соединен со вторым входом управляемого распределителя, а на приемной стороне — последовательно соединенные коммутатор, блок цикловой синхронизации, управляемый распределитель и блок памяти, вторые входы которого соединены с соответствующими выходами коммутатора, а также блок автоподстройки частоты, выход которого соединен с другим входом управляемого распределителя, на передающей стороне введены три элемента И, первый и второй входы которых соединены соответственно с выходом и вторым

1072278

60

Управляемый распределителЬ 14 тактируется восстановленной частотой

: f а запускается опорными импульсаCt ми из блока 10 ° Информационные выходы коммутатора 9 соединены с входами блока 15 памяти. ьи входами второго и третьего элементов И, при этом первый;,, второй и третий входы элемента ИЛИ соединены соответственно с выходами первого, второго и третьего элементов И, выход элемента ЛЛИ подключен .к входу блока АПЧ, третьи входы первого, второго и третьего элементов И соединены с выходом блока цикловой синхронизации, а дополнительные вход и выход коммутатора соединены соответственно с дополнительным выходом блока цикловой синхронизации и входом регистра. сдвига.

На фиг. 1 приведена структурная электрическая схема передающей стороны предлагаемого устройства; на фиг. 2 — структурная электрическая схема приемной его стороны.

Устройство содержит блок 1 запуска, управляемый распределитель 2, счетчик 3, блок 4 памяти, блок 5 цикловой синхронизации, элементы И б — 8, на приемной стороне, коммутатор 9, блок 10 цикловой синхронизации, регистр ll сдвига, элемент ИЛИ

12, блок 13 автоподстройки частоты (АПЧ), управляемый распрецелитель

14, блок 15 памяти, элементы И

16 — 18.

Устройство работает следующим об- разом.

Начало работы устройства фиксируется на передаче моментом совпадения опорного и тактового импульсов в блоке 1 запуска, опорные импульсы следуют с частотой 3z jй и разделяют несущую последовательность на циклы передачи, в частности это может быть достигнуто с помощью регулируемой линии задержки сигналов частоты с.

Возможна также организация начала работы устройства путем формирования на передающей стороне и передачи на приемную специальной кодовой комбинации начального рассогласования по фазе опорного и тактового импульсов.

Сигнал с выхода блока 1 запуска разрешает работу управляемого ðàäпределителя 2,счетчика 3, блока 5 цикловой синхронизации и элементов И -6 — 8.

Управляемый распределитель 2, тактируеьый частотой f представляет собой регистр сдвига с и входами.

Эапуск его осуществляется опорными импульсами, поступающими с блока 1 запуска. На его выходах тактовые импульсы, число которых между -двумя смежными опорными импульсами подсчитывается счетчиком 3 служат импуль сами записи синхронного двоичного сигнала (СДС) в блок 4 памяти. На выходе счетчика 3 формируется сигнал . 1, если в периоде между двумя смежными опорными импульсами на вход счетчика 3 поступает и тактовых импульсов. Если число тактовых ймпульсов, поступивших .на вход..счетчика 3 в периоде между двумя смежными опорными импульсами, равно П -l ° то на выходе счетчика 3 формируется сигнал 0 .. С выхода счетчика 3 сигнал 1 или 0 поступает на первые входы элементов И б " 8 °

На вторые входы элементов И б - 8 подаются опорные импульсы частоты

f JN . С выходов элементов И б — 8 в блок 4 памяти в параллелвном коде записываются комбинации ill если в цикле. передачи было и единичных информационных интервалов, и 000, если и-1 единичных информационных интервалов.

Блок 5 цикловой синхронизации выдает в блок 4 памяти кодовую комбинацию фазирования циклов. Считывание информации и служебных сигналов из блока 4 памяти осуществляется на несущей частоте f<..

Организуемый в канале цикл содержит N единичных интервалов, из которых Il используется для информационных посылок, а (N-и)- единичных интервалов для служебных посылок. На приемной стороне устройства (Фиг. 2) коммутатор 9 направляет поступившие из канала сигналы по N соответствующим цепям, из которых Д отведено под информационные импульсы, а;(N-я). под служебные. Коммутатор 9 управляется блоком 10 цикловой синхронизации. Служебные оигналы с коммутатора 9 поступают на вход регистра 11 сдвига, выходы разрядов которого попарно соединены с двумя входами элементов И 16 — 18. На третьи входы элементов И 16 - 18 поступают опорные импульсы. Таким образом, любая служебная комбинация с однократной ошибкой, записанная в регистре 11 сдвига, декодируется. С выхода одного из элементов И 16 — 18 с прих дом опорного импульса снимается сигнал 1, если служебная комбинация имеет один из видов 111„.

011;. 101; 110, т.е. если ошибки нет, если ошибка в первом элементе комбинации; во втором элементеу в третьем элементе. В остальных случаях снимается сигнал 0 . Выходы элементов И объединены через элемент

ИЛИ 12. Корректировку тактовой частоты f (по заданному числу единичс ных интервалов в цикле на передаче) осуществляет блок 13 АПЧ.

1072278

Фиг.Г

ВНИИПИ Заказ 148/52 Тираж 635 Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проейтйая,4

С помощью управляемого распределителя,14 блок памяти выдает восстановленный синхроннйй. двоичный сигнал Х

Предлагаемое устройство сопряже» ния синхронных двоичных сигналов позволяет повысить точность сопря"жения. Кроме того, в случае кодирования служебной информации с защитой от однократной ошибки требуется три единичных интервала (1+2 проверочных), тогда как в прототипе пять (213 проверочных).