Запоминающее устройство с коррекцией однократных ошибок

Запоминающее устройство с коррекцией однократных ошибок

Иллюстрации

Показать все

Реферат

 

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОДНОКРАТНЫХ ОШИБОК, содержащее основной и дополнительный блоки памяти, блок кодирования и блок управления, выход которого подключен к управляющим входам основного блока памяти и дополнительного блока памяти , входы которого соединены с выходами блока кодирования, входы которого объединены соответственно с входами основного блока пачти и являются информационными входами устройства, отличающееся тем, что, с целью повышения быстродействия и надежности устройства, в введены мажоритарных элементов (где k - число информационных входов устройства) и 2 k cyNTviaTopoB по модулю два, выходы которых подключены к одим из входов мажоритарных элементов , другие входы которых подключены к одним из выходов основного блока памяти, а выходы мажоритарных элементов являются информационными выходами устройства, одни из входов g сумматоров по модулю два подключены к другим выходам основного блока С/ памяти, а другие входы - к выходам дополнительного блока памяти.

CCNO3 СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

3(5g G 11 С 29/00

1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21 ) 34 95527/18-24 (22) 28,09.82 (46) 15 ° 02 ° 84 ° Бюл. Р 6 (72) A.Ë.Càìoéëoâ, Н.С.Щербаков и Ю.И.Фокин (53) 681.327(088.8) (56) 1. Авторское свидетельство СССР

М 781973, кл. G 11 С 29/00, 1978.

2. Полупроводниковые запоминающие устройства и их применение. Под ред.

A.Þ.Ãîðäîíoâà. М., "Рацио и связь", 1981, с. 321-325 (прототип). (54) (57) ЭАПОМИНАЮЩЕЕ УСТРОЙСТВО С

КОРРЕКЦИЕИ ОДНОКРАТНЫХ ОШИБОК, содержащее основной и дополнительный блоки памяти, блок кодирования и блок управления, выход которого подключен к управляющим входам основного блока памяти и дополнительного блока памяти, входы которого соединены с

„„Я0„„3799 А выходами блока кодирования, входы которого объединены соответственно с входами основного блока па- чти и являются информационными входами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и надежности устройства, в него введены k мажоритарных элемен тов (где k — число информационных входов устройства) и 2 k сумматоров по модулю два, выходы которых подклю чены к одим из входов мажоритарных элементов, другие входы которых подключены к одним из выходов основного блока памяти, а выходы мажоритарных элементов являются информационными выходами устройства, одни из входов сумматоров по модулю два подключены к другим выходам основного блока памяти, а другие входы — к выходам дополнительного блока памяти.

1073799

Изобретение относится к запоминающим устройствам статического типа, конкретно к устройствам контроля запоминающих устройств на правильность их работы, и может быть использовано в качестве запоминающего

5 устройства в вычислительных системах, к которым подъявляются требования исправления однократных ошибок.

Известно запоминающее устройство, содержащее несколько групп элементов И, регистр адреса, входы которого через элементы И первой группы подключены к управляющей шине, входным шинам и к одним из входов элементов

И второй и третьей групп, другие входы элементов И второй и четвертой, третьей и пятой групп соединены соответственно с нулевыми и единичными выходами регистра адреса, выходы элементов И второй группы через 2(} соответствуюшие одноразрядные блоки памяти подключены к одним из входов элементв И четвертой группы, выходы элементов И четвертой группы подключены к выходным шинам и выходам 25 элементов И пятой группы, одни из входов элементов И пятой группы подключены к выходам соответствующих одноразрядных блоков памяти, одноразрядный резервный блок памяти, вход З0 и выход которого подключены через соответствующие элементы И к входным и выходным контролируемым шинам, причем выход каждого элемента И третьей группы, кроме пос-еднего, соединен через соответствующий одноразрядный бЛок памяти с одним из входов каждого элемента И пятой группы, кроме последнего, вход последнего элемента И третьей группы соединены через одноразрядный резервный блок памяти с одним из входов последнего элемента И пятой группы, а один из нулевых выходов регистра адреса подключен к одним из входов элемента И j1j .

Недостатком этого устройства является невозможность оперативного исправления ошибки в момент ее обнаружения, так как для включения резерв- ного блока памяти необходимо в него

Переписать информацию неисправного блока памяти. Кроме того, устройство после включения резервного блока,с памяти перестает выполнять функции

Исправления ошибок, поскольку контроль с момента обнаружения неисправности 55 и переключения на резервный блок не производится.

Наиболее близким к изобретению является запоминающее устройство с исправлением однократных. ошибок, со- 60 держащее входной регистр числа, подключенный к информационным разрядам

Основной памяти и через первый шиф.ратор к входам контрольных разрядов дополнительной избыточной памяти, 65 причем выход разрядов основной памяти подключен к выходному регистру числа и через второй шифратор к схеме сравнения, на другой вход которой поступают контрольные разряды дополнительной памяти, выход схемы сравнения через дешифратор соединен с вторыми входами выходного регистра числа, выход регистра числа является выходом запоминающего устройства (2) .

Недостатком такого устройства является увеличение времени обращения к устройству. Особенно это сказывается при считывании информации, когда дополнительные операции по обнаружению и коррекции ошибок увеличивают время выборки числа. Потеря быстродействия обусловлена наличием последовательной цепи, состоящей из шифратора, схемы сравнения, дешифратора и выходного регистра числа.

Другим недостатком укаэанного устройства является искажение выходной информации в случае отказа в отдельных узлах устройства, например в шифраторе, схеме сравнения или в дешифраторе, что снижает надежность.

Цель изобретения — повышение быстродействия и надежности устройства за счет исправления однократных ошибок не только в разрядах основной и избыточной памяти, но и в других блоках устройства и уменьшения глубины декодирования за счет увеличений, количества разрядов избыточной памяти)

Поставленная цель достигается тем, что в запоминающее устройство с коррекцией однократных ошибок, содержащее основной и дополнительный блоки памяти, блок кодирования и блок уп равления, выход которого подключен к управляющим входам основного блока памяти и дополнительного блока памяти, входы которого соединены с выходами блока кодирования, входы кото рого объединены соответственно с входами основного .блока памяти и являются информационными входами устройства, введены 1 мажоритарных элементов (где k — число информационных входов устройства) и 2 k сумматоров по модулю два, выходы которых подключены к одним из входов мажоритарных элементов, другие входы которых подключены к одним из выходов основного блока памяти, а выходы мажоритарных элементов являются информационными выходами устройства, одни из вхо-. дов сумматоров по модулю два подключены к другим выходам основного блока памяти, а другие входы — к выходам дополнительного блока памяти.

На фиг.. 1 изображена структурная схема запоминающего устройства с коррекцией однократных ошибок; на фиг. 2 — то же, блок управления, 1073799! на фиг. 3 — то же,блок кодирования, например для корректирующего (45 и

36) — кода, на фиг. 4 — порождающая (проверочная) Н вЂ” матрица соответ. ственно для (45 и 36) — кода", на. фиг. 5 — соединение мажоритарного элемента и сумматоров по модулю два, соответствющее первому разряду устройства для (45 и 36) — кода.

Запоминающее устройство с коррек-. ций однократных ошибок содержит (фиг. 1) основной блок 1 памяти, блок

2 управления, блок 3 кодирования, дополйительный блок 4 памяти,k мажоритарных элементов 51 - 5к и 2k сумматоров 6„ — 6„ и 7„ — 7, служащих (5 для вычисления контрольных проверок °

Устройство имеет информационные 8 и управляющие 9 и 10 входы.

Блок 2 управления (фиг. 2) содержит первый элемент НЕ 11, элемент 12 2О задержки, первый 13 и второй 14 формирователи сигналов, второй элемент

НЕ 15 и формирователь 16 записи.

Блок 3 кодирования (фиг. 3) содержит сумматоры 17-25 по модулю два.75

Устройство работает следующим образом., Режим записи. В этом режиме на входы устройства поступают импульс обращения, признак операции "Запись",ЗО информационное слово и код адреса.

Импульс обращения подается (фиг. 1 и 2) на вход 9, признак "Запись" на вход 10; информационное слово на вход 8 (вход кода адреса на фиг. 1 и 2 не показан). Информационное слово, поступившее на вход 8, подается на блок 3 ° В блоке 3 разряды информации подключаются к входам сумматоров по модулю 2 (фиг. 3) в соответствии с алгоритмом, представленным в 4О виде Н вЂ” матрицы (фиг. 4) для корректирующего (45 и 36) — кода.

В результате на выходе с каждого сумматора образуется сумма, являющаяся одним из дополнительных (избы- 45 точных) разрядов.

Каждый разряд информационного слова (фиг. 4) входит один раз в две (и только в две) суммы. Это позволяет при декодировании одчозначного получить истинное значение любого разряда путем суммирования по модулю два тех разрядов, которые размещены в строке Н вЂ” матрицы, содержащей данный разряд.

Разряды контрольной информации, полученной.в блоке 3, записываются в блок 4 памяти по импульсу записи с выхода блока 2 управления.

Режим считывания. В этом режиме на вход 9 блока 2 управления поступает импульс обращения, а на вход

10 — признак операции "Считывание".

В блоке 2 признак "Считывание" запрещает формирование импульсов записи.

С выхода блока 2 управления потенциал "Считывание" поступает на входы блоков 1 .и 4. По коду адреса из блоков 1 и 4 считывается основная и избыточная информация, которая поступает на входы мажоритарных элементов 5 - 5 и сумматоров 6(- 6к и 7 — 7 . Если ошибок при считывании из блоков 1 и 4 не было, то на выходе соответствующих, например, первому разряду суммато .ов 6 и 7 (фиг. 5) после суммирования разрядов блоков 1 и 4 появляЕтся результат, равный значению первого разряда информации. Сигналы с выходов сумматоров 6 и 7< подаются на два из трех входов мажоритарного элемента 5, на третий вход которого подается непосредственно первый разряд, который подлежит коррекции.

Если при считывании из блоков 1 и 4 памяти появляется ошибка, например, в первом разряде, то на двух из трех входов мажоритарного элемента

5 верное значение, при этом íà его выходе как и в случае отсутствия ошибки появляется значение, соответствующее истинному значению корректируемого разряда информации.

Технико-экономическое преимущество предлагаемого устройства перед прототипом состоит в его повышенных быстродействии и надежности.

1073799

Яр

17Р

11р

7В

22 28

f5 1b иу

122

2р

l/р

Бр вр

9р

Щ

Dp

5р

37 !.Ч I

10 11 12

1073799

Яр

5ф

„6p

2 2422

1073799

5р

Вр

Sp

Составитель В. Рудаков

Редактор А, Гулько Техред Л.Пилипенко KoppBKTop A. Тяско

Закаэ 337/50 Тираж 575 Подписное

ВНИИПИ Росударственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4