Дифференциальный кодер модулятора

Дифференциальный кодер модулятора

Иллюстрации

Показать все

Реферат

 

-1.ДИФФЕРЕНЦИАЛЬНЫЙ КОДЕР МОДУЛЯТОРА, содержащий элемент памяти и сумматор по модулю два, первый вход и выход которого соединены соответственно с выходом и входом элемента памяти, отличающийся тем, что, с целью расширения функциональных возможностей путем увеличения кратности манипуляции , введены Cn-l) элементов памяти, (п-1) сумматоров, входной преобразователь кода Грея в натуральный двоичный код и выходной преобразователь натурального двоичного кода, при этом первый вход и выход каждого из (n-l) сумматоров соединены соответственно с выходом и входом соответствующего элемента памяти, выход переноса каждого 1C-го сумматора (где ,2,... П-1) соединен с входом переноса (k+1) сумматора, вторые входы сумматора по модулю два и (п-1) сумыаторов соединены с выходами соответствуюцих разрядов входного преобразователя кода Грея в натуральный двоичвнй, код, выходы Ц элем нTOJB памяти соединены с входами соответствующих разрядов выходного преобразователя натурального двоичного кода, причем выход переноса (h-1) сумматора подключен к дополнительному входу сушматора по модулю два, а тактовые входил П элементов памяти объединены и являются входом тактового сигнала. 2. Кодер модулятора по п.1, отличающийс я тем-, что, . i с целью обеспечения дополнительного сдвига азы модулированнох э сигнала, СЛ введены дополнительные элемент памяти и cyfXMatop, при этом первый вход q и выход дополнительного сумматора соединены соответственно с выходом и входом дополнительного элемента памяти, выход которого подключен к входу дополнительнога разряда выходного преобразователя натургшьного двоичного кода, выход переноса дополнительного сумматора соеМ динен с входс л переноса первого сумматора , второй вход дополнителы сд ного сумматора является входом сиг4 tsD нгша I/ а тактовый вход дополнительного элемента памяти объеди ,нен с соответствующим входом перво СХ го элемента памяти.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК аю а1)

3(5п Н 04 Ь 3/02

ОЛИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA (21) 3311833/18-09 (22) 23.06.81 (46) 23.02.84. Бюл. В 7 (72) Г.В.Антонов (71) Ленинградский электротехнический институт связи им. проф.

М.A.Áoí÷-Бруевича (53) 621.394.14(088.8) (56) 1. Авторское свидетельство СССР

9 ЗЗ1496, кл. Н 04 L 3/04, 1972.

2. Цифровое телевидение. Под ред. М.И.Кривошеева. М., Связь, 1980, с.72-73 (прототип). (54)-(57) 1.ДИФФЕРЕНЦИАЛЬНЫИ КОДЕР

МОДУЛЯТОРА, содержащнй элемент памяти и сумматор по модулю два, первый вход и выход которого соединены соответственно с выходом и входом элемента памяти, о т л и ч а ю— шийся тем, что, с целью расширения функциональных возможностей путем увеличения кратности манипуляции, введены (и-1) элементов памяти, (n -1) сумматоров, входной преобразователь кода Грея в натуральный двоичный код и выходной преобразователь натурального двоичного кода, при этом первый вход и выход каждого из (n-1) сумматоров соединены соответственно с выходом и входом соответствующего элемента памяти, выход переноса каждого g -го суьиатора (где к 1,2,... я-1) соединен с входом переноса (с+1) сумматора, вторые входы сум» матора по модулю два и (и-1) сумматоров соединены с выходами соответствукицих разрядов входного преобразователя кода Грея в натуральный двоичный код, выходы 4 элементов памяти соединены с входами соответствуаицих разрядов выходного преобразователя натурального двоичного кода, причем выход переноса (h-1) сумматора подключен к дополнительному входу сувааатора по модулю два, а.тактовые входы И элементов памяти объединены и являются входом тактового сигнала.

2. Кодер модулятора по п.1, отличающийся тем; что, . с целью обеспечения дополнительного Щ сдвига фазы модулированного сигнала, введены дополнительные элемент памяти и сумматор, при этом первый вход и выход дополнительного сумматора соединены соответственно с выходом и входом дополнительного элемента Я памяти, выход которого подключен к входу дополнительного. разряда выходного преобразователя натурального двоичного кода, выход переноса дополнительного сумматора coe- („ ) динен с входом переноса первого сум- 1 матора, второй вход дополнитель-. ного сумматора является входом сиг- Ql нала 1 ., а тактовый вход дополнительного элемента памяти объеди,нен с соответствующим входом перво- С аФ го элемента памяти. 00

1075428

Изобретение относится к области связи и может быть использовано для перехода от абсолютного кодирования символов входной информации к от носительному в модуляторах с h --кратной фазораэностной манипуляцией.

Известны двукратный дифференциальный кодер. модулятора, содержащий два элемента памяти и два сумматора по модулю два, выходы которых соединены с входааи соответствующих элементов памяти, первые входы сумматоров ло модулю два соединены с информационными входами устройства через соответствующие элементы совпадения, выходы элементов совпадения соединены с входами третьего сумматора по модулю два, выход которого соединен с входом делителя на два, выходы которого соединены с вторыми входами сумматора по модулю два (lg .

Недостатком данного дифференциального кодера является невозможность его использования при увеличении кратности манипуляции.

Наиболее близким техническим решением к изобретению является дифференциальный кодер модулятора, содержащий элемент памяти и сумматор по модулю два, первый вход и выход которого соединены соответственно с выходом и входом элемента памяти, второй вход-сумматора по модулю два является информационным входом., а выход элемента памяти выходом дифференциального кодера модулятора (2J .

Недостатком известного дифференциального кодера модулятора является невомзожность его использования при увеличении кратности манипуляции, что сужает его Функциональные воэможности, а также невозможность обеспечения дополнительного сдвига фазы модулированного сигнала при передаче длинных последовательностей нулей.

Цель изобретения — расширение функциональных возможностей путем увеличения кратности манипуляции и обеспечение дополнительного сдвига фазы модулированного сигнала.

С этой целью в дифференциальный кодер модулятора, содержащий элемент памяти и сумматор по модулю два, первый вход и выход которого соединены соответственно с выходом и входом элемента памяти, введены (n-1) элементов памяти, (И-1) сумматоров, входной преобразователь кода

Грея в натуральный двоичный код и выходной преобразователь натурального двоичного кода, при этом первый вход и выход каждого из (п-.l) сумматоров соединены соответственно с выходом и входом соответствующего элемента памяти, выход переноса каждого k.--го сумматора (где

L=1 2,...П-1) соединен с входом переноса (K+1) сумматора, вторые

5 входы сумматора по модулю два и (П-1) сумматоров соединены с выходами соответствующих разрядов вход ного преобразователя кода Грея в натуральный двоичный код, выходы

П элементов памяти соединены с 0.входами соответствующих разрядов выходного преобразователя натурального двоичного кода, причем выход переноса (n-1) сумматора подключен к дополнительному входу сумматора по (5 модулю два, а тактовые входы и элементов памяти объединены и являются входом тактового сигнала.

Кроме того, в кодер модулятора введены дополнительные элемент памяти и сумматор, при этом первый вход и выход дополнительного сумматора соединены соответственно с выходом и входом дополнительного

25 элемента памяти, выход которого подключен к входу дополнительного разряда выходного преобразователя натурального двоичного кода, выход переноса дополнительного сумматора соединен с входом переноса первого сумматора, второй вход дополнительного сумматора является входом сигнала 1, а тактовыф вход дополнительного элемента памяти объединен с соответствующим входом первого элемента па.мяти.

На чертеже представлена струк,турная электрическая. схема дифференциального кодера модулятора.

Дифференциальный кодер модулятора содержит П элементов 1 памяти (l,1,...1 ), (rl-1) сумматоров 2 (2„, 2,... 2 < ), сумматор 3 по модулю два, входной преобразователь 4 кода Грея в натуральный двоичный код, выходной преобразователь 5 натурального двоичного кода, дополнительный элемент б памяти и дополнительный сумматор 7.

Дифференциальный кодер модулятора работает следующим образом.

Совокупность состояний tl элементов 1 памяти на текущей посылке определяет значение начальной фазы колебания несущей частоты на текущей посылке, так как выходы дифференциального кодера являются управляющими входами манипулятора фаз несущего колебания. Элементы 1 памяти хранят информацию о начальйой фазе ф, несущего колебания текущей посылки в натуральном двоичном коде (Аи, А и g °,A7 А)3

Состоянию элементов 1 памяти Все 1075428

2 AN Ро = — =0, (2Я 1 У

Таблица 1

° 10

О.

1 5,О

О хх 00

11 10

35

01 10 11

В В) 00

45

Табли ца 3

101, 100

110 х х х(000 001 011 010 в н . и л

5т 6 74

2 3 4 4

3 л

1 4

110 ill

l0l

)00

001 010 011

000

6О двоичный код $>yg gВэ- ) у ° ° ° g >gt ВД (нижняя строка табл.1-3).

Таким образом, на вторые входы сумматоров 2 и 3 с выходов вход.ного преобразователя 4 поступает значение разности фаз йф, представнули (g « О) соответствует началь( ная фаза несущего колебания а состоянию элементов памяти Все единицы . (g 2 -1) соответствует начальная фаза несущего колебания

2л (2)

Ч0; — „(2"- ) ) .где П. - кратность манипуляции; 2" количество различных значений начальных Фаз несущего .колебания;

2ь/2" - минимальное. значение разности начальных фаз, 8„ = 0,1,2,...< (2 -1) - номер начальной фазы - дев сятичное представление двоичного числа (A„, A q, .-., А2, A,), хранящегося в элементах 1 памяти, при- . чем старшим разрядом является элемент 1 памяти, соединенный с сум матором 3 по модулю два.

Выходной преобразователь 5 осуществляет преобразование кодовой комбинации )An t Ah 4 ° ° ° A<, 343 из натурального двоичного кода в код, требуемый для управления манипулятором, например в, код .Грея.

В течение длительности посылки элемента 1 памяти состояния не меняют. Моменты изменения состояния элементов 1 памяти являются границами посылок и задаются положительными фронтами (тактовые входы элементов 1 памяти — динамические) тактовых импульсов на входе.

Моменты положительных фронтов тактовых импульсов на входе являются также моментами изменения символов входной информации, поступающей на входы входного преобразователя 4а параллельными потоками. Причем общепринятым является

Такая кодировка обеспечивает минимум размножения ошибок в демодуляторе. Входной преобразователь 4 осуществляет преобразование комбинаций. входных информационных симво-лов иэ кода Грея в натуральный. задание соответствия между эначе- .

;ниями разности начальных фаэ @ у несущего колебания соседних посылок и комбинациями (хк, х „,..., х, х символов входной информации кодом Грея.

Кодировка разности фаз при однократной Фаэоразностной манипуляции представлена s.òàáë.l.

Кодировка разности Фаз при дву25 кратной фазоразностной манипуляции представлена в табл.2.

Т а б л и ц а 3

0 1 ° - 2- 3 Я w

2 2 2

Кодировка разности фаз при трехкратной фазоразностной манипуляции представлена в табл.3.

10 5428.зр

ВНИИПИ Заказ 519/51 Тираж 635 Подписное филиал ППП "Патент", г. ужгород, ул.Проектная, 4 ленное в натуральном двоичном коде (Вя,В„,,..., В, В, .

На первые входы сумматоров 2 и 3 с выходов элементов 1 памяти поступает значение начальной фазы gz, несущего колебания текущей посйлки, представленное в натуральном, двоичном коде А,А„ y,...,A,A, .

Сумматоры 2 и 3 осуществляют сложение значения начальной фазы о; несущего колебания текущей посылки со значением разности Фаз 0(p .

Суммйрование фаз производится по и. модулю 2и, а суммирование соответствующих им кодовых, комбинаций - по модулю 2 . Результат суммирования — l5

Й кодовая комбинация (Sq i S q 8 ° ° ° i

S,S„j, соответствующая значению начальной Фазы Щ „ „=(+ ьф несущего колебания следующей посылки - образуется на выходах сумматоров 2 и 3 2О и подается на информационные входы элементов 1 памяти. По окончании

,текущей посылки очередной положительный фронт тактовых. импульсов осуществляет запись кодовой комбинации, соответствующей значению начальной

Фазы д следующей посылки, в эле менты 1 памяти. Одновременно с этим на входы .входного преобразователя 4 поступает новая комбинация информационных символов, и сумматоры 2 и 3 начинают формирование значения следующей начальной фазы до,ц

Вес дополнительного элемента б памяти и дополнительного сумматора 1 равен 2п/2 + . Поэтому наличие на втором входе дополнительного сумматора 7 сигнала логической единицы вызЫвает постоянное добавление зна- . чения аQg =Ф /2" к разности фаз, обусловленной комбинацией входных инФормационных символов.

Предложенное построение дифференциального кодера имеет регулярную структуру, т.е. построение кодерА не меняется при изменении кратности манипуляции, изменяется только количество разрядов преобразователей, сумматоров и элементов памяти. Регулярность структуры предложенного кодера расширяет функциональные воэможности кодеров, предназначенных для одной кратности, упрощает дифференциальные кодеры при кратности манипуляции более двух, обеспечивает введение в случае необходимости дополнительной разности фаз путем добавления одного разряда без изменения основной схемы.:

Ь