Адаптивный регулятор

Адаптивный регулятор

Иллюстрации

Показать все

Реферат

 

АДАПТИВНЫЙ РЕГУЛЯТОР, содержащий первый блок сложения, первый задатчик, соединенный с первым входом первого блока сравнения, первый блок определения модуля, первый и второй масштабные блоки, первый блок умножения , логический блок, блок формирования выдержки времени, последовательно соединенные вычислительный блок и первый блок памяти, первый выход которого соединен с первым входом вычислительного блока, последовательно соединенные фильтр, блок дифференцирования, второй блок определения модуля и амплитудный детектор , к другому входу которого подсоединен выход блока формирования выдержки времени, выход блока дифференцирования соединен с первым входом логического блока, отличаю.щ и и с я тем, что, с целью повышения точности регулирования и улучшения качества формируемого переходного процесса, он содержит второй задатчик , третий масштабный блок, второй , третий и четвертый блоки сравнения , второй блок памяти, таймер, триггер , ключ, второй и третий блоки умножения, второй блок сложения, интегратор , выход которого соединен с первым входом второго блока сложения , к другому входу которого подсоединен выход первого блока умножения , первый вход которого соединен с выходом фильтра и с первыми входами первого блока сложения, второго блока умножения, второго блока памяти и первого блока определения модуля, к входу фильтра подключен выход пер вого блока сравнения, выход амплитудного детектора соединен с входом триггера и первым входом первого масштабного блока, к другому входу которого подсоед :нен первый выход Q триггера, второй выход которого сое-9 динен с первым входом таймера, к гому входу которого подсоединен пер- %f/ вый выход второго блока умножения, «в соединенный также с первым входом jtei блока фop мpoвaния выдержки времени, а к другому входу которого, а также к второму входу вычислителя, к перво ;; му входу второго масштабного блока и к входу третьего масштабного блока подсоединен второй выход первого блока памяти, к второму входу которого и к третьему выходу вычислителя подО соединен первый выход второго блока сравнения,другой выход которого сое00 динен с вторым в ходом второго масштаб ч1 ного блока, выход которого соединен с первым входом третьего блока сравМ нения, другой вход которого, а также первый вход второго блока сравнения и четвертый выход вычислителя | соединены с выходом таймера, выход третьего блока сравнения соединен с первым входом ключа, выг{од которого соединеи с вторым входом второго блока памяти, третий вход которого соединен с выходом блока дифференцирования , а выходы второго блока памяти соединены с вторым и третьим входами логического блока, первый

СОЮЗ СО8ЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (П) 3(50 G 05 В 13/02

Г

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Н ABT0PCHOMV С!ВИДЯТЕЛЬСТВУ

{ 21 ) 3429839/18-24 (22) 23.04.82 (46) 28.02.84. Бюл. 9 8 (72) Е.К.Бабец, В.П.Хорольский, А.N.Шубладзе и А.Я.Полторацкий

{71) Криворожский ордена Трудового

Красного Знамени горнорудный институт и Ордена Ленина институт проблем управления (53) 62-50(088.8) (56) 1. Приборы и системы управления.

М, 1974, Р 1, с. 2-9.

2. Авторское свидетельство, СССР по заявке Р 2976595/24, кл. G 05 В 13/02, 1981 {прототип .

3. Бендат Дж., Пирсол A. Измерение и анализ случайных процессов.

N., "Мир", 1974, с. 338-340. (54)(57) АДАПТИВНЬ1Ч РЕГУЛЯТОР, содержащий первый блок сложения, первый задатчик, соединенный с первым входом первого блока сравнения, первый блок определения модуля, первый и второй масштабные блоки, первый блок умножения, логический блок, блок формирования выдержки времени, последовательно соединенные вычислительный блок и первый блок памяти, первый выход которого соединен с первым входом вычислительного блока, последовательно соединенные фильтр, блок дифференцирования, второй блок определения модуля и амплитудный детектор, к другому входу которого подсоединен выход блока формирования выдержки времени, выход блока дифференцирования соединен с первым входом логического блока, о т л и ч а ю.— шийся тем, что, с целью повышения точности регулирования и улучшения качества формируемого переходного процесса, он содержит второй задатчик, третий масштабный блок, второй, третий и четвертый блоки сравнения, второй блок памяти, таймер, триггер, ключ, второй и третий блоки умножения, второй блок сложения, интегратор, выход которого соединен с перв JM xo oM BTop ãî блока сложения, к другому входу которого подсоединен выход первого блока умножения, первый вход которого соединен с выходом фильтра и с первымй входами первого блока сложенйя, второго блока умножения, второго блока памяти и первого блока определения модуля, к входу фильтра подключен выход первого блока сравнения, выход амплитудного детектора соединен с входом триггера и первым входом первого масштабного блока, к другому входу которого подсоед:нен первый выход триггера, второй выход которого сое-3 динен с первым входом таймера, к другому входу которого подсоединен первый выход второго блока умножения, соединенный также с первым входом блока формирования выдержки времени, к другому входу которого, а также к Я второму входу вычислителя, к первому входу второго масштабного блока и к входу третьего масштабного блока подсоединен второй выход первого бло- (© ка памяти, к второму входу которого и к третьему выходу вычислителя под- 4 соединен первый выход второго блока фф сравнения, другой выход которого соединен с вторым входомвторого масштаб- 4© ного блока, выход которого соединен аа Д с первым входом третьего блока срав" а. нения, другой вход которого, а также первый вход второго блока сравнения и четвертый выход вычислителя соединены с выходом таймера, выход третьего блока сравнения соединен е первым входом ключа, выход которого соединей с вторым входом второго блока памяти, третий вход которого соединен с выходом блока дифференцирования, а выходы второго блока памяти соединены с вторым и третьим входами логического блока, первый

1076873 выход которого соединен с третьим входом первого блока памяти, четвертый вход которого и первый вход третьего блока умножения соединены с вторым выходом вычислителя, к . пятому входу которого подсоединен выход первого масштабного блока, второй выход логического блока соединен с вторым входом второго блока умножения, к третьему входу которого подсоединен первый вход вычислителя, а второй выход второго блока умножения соединен с шестым входом вычислителя и с вторым входом первого блока сложения, выход которого соединен с вторым входом третьего блока умноИзобретение относится к аналоговым устройствам автоматики и может быть использовано для управления нестационарными объектами в металлургической, химической, горнообогати- 5 тельной, строительной, угольной про-. мышленности в условиях дрейфа статических и динамических характеристик, вызванного изменением качества перерабатываемого сырья и состоянием тех- g нологического оборудования.

Известен адаптивный регулятор, содержащий Формирователь управляющего воздействия, последовательно соединенные элемент сравнения, первый блок определения модуля, первый фильтр, первый дифференциатор, второй блок определения модуля и амплитудный детектор E J.

Недостатки указанного регулятора - низкая точность и неудовлетвори->О тельное качество переходного процесса, Наиболее близким к предлагаемому является адаптивный регулятор, содержащий первый сумматор, первый задатчик, соединенный с первым входом первого блока сравнения, первый блок определения модуля, первый и второй масштабные блоки, первый блок умножения, логический блок, блок фор- 30 мирования выдержки времени, последовательно соединенные вычислительный блок и первый блок памяти, первый выход которого соединен с первым sxoдом вычислительного блока, последо- 35 вательно соединенные фильтр, блок дифференцирования, второй блок определения модуля и адаптивный детектор, к другому входу которого подсоединен выход блока формирования выдержки вре4О времени, выход блока дифференцирования соединен с первым входом логичес-1 кого блока, С23. жения, выход которого соединен с входом интегратора,, второй вход первого блока умножения соединен с первым выходом вычислителя, выход третьего масштабного блока соединен с вторым выходом второго блока сравнения, выход второго эадатчика соединен с первым входом четвертого блока сравнения, к другому входу которого подключен выход первого блока опреде-ления модуля, а выход четвертого блока сравнения соединен с вторым входом адаптивного регулятора, выход которого соединен с выходом второго блока сложения.

К недостаткам известного адаптивного регулятора относятся низкие точность и качество регулирования, вызванные нечетом изменяющихся динамических параметров, длительным временем идентификации, а также невысокое качество переходного процесса в связи с малой помехозащищенностью.

Цель изобретения — повьзаение точности регулирования и улучшение качества формируемого переходного процесса.

Поставленная цель достигается тем, что в адаптивный регулятор, содержащий первый блок сложения, первый эадатчик, соединенный с первым входом первого блока сравнения, первый блок определения модуля, первый и второй масштабные блоки; первый блок умножения, логический блок, блок формирования выдержки времени, последовательно соединенные вычислительный блок и первый блок памяти, первый выход которого соединен с первым входом вычислительного блока, последовательно соединенные фильтр, блок дифференцирования, второй блок определения модуля и амплитудный детектор, к другому входу которого подсоединен выход блока формирования выдержки времени, выход блока дифференцирования соединен с первым входом логического блока, дополнительно введены второй задатчик, третий масштабный блок, второй, третий и четвертый блоки сравнения, второй блок памяти, таймер, .триггер, клю второй и третий блоки умножения, второй блок сложения, интегратор, выход которого соединен с первым входом второго блока сложения, к другому входу которого подсоединен выход первого блока умножения, первый вход которого соединен с выходом фильтра и с первыми вхо1076873 дами первого блока сложения, второго блока умножения, второго блока.памяти и первого блока определения модуля, к входу фильтра подключен выход первого блока сравнения, выход амплитудного детектора соединен с входом триггера и первым входом первого масштабного блока, к другому входу которого подсоединен первый выход триггера, второй выход которого соединен с первым входом таймера, к другому входу которого подсоединен первый выход второго блока умножения, соединенный также с первым входом блока формирования выдержки времени, к другому входу которого, а также к второму входу вычислителя, к первому входу второго масштабного блока и к о входу третьего масштабного блока подсоединен второй выход первого блока памяти, к второму входу которого и к 20 третьему выходу вычислителя подсоединен первый выход второго блока сравнения, другой выход которого соединен с вторым входом второго масштаб ного блока, выход которого соединен 25 с первым входом третьего блока сравнения, другой вход которого, а также первый вход второго блока сравнения и четвертый выход вычислителя соединены с выходом таймера, выход 30 третьего блока сравнения соединен с первым входом ключа, выход которого соединен с вторым входом второго блока памяти, третий вход которого соединен с выходом бло- 35 ка дифференцирования, а выходы второго блока памяти соединены с вторым и третьим входами логического блока, первый выход которого соединен с . третьим входом первого блока памяти, четвертый вход которого и первый вход третьего блока умножения соединены с вторым выходом вычислителя, к пятому входу которого подсоединен выход первого масштабного блока, второй выход логического блока соединен с вторым входом второго блока умножения, к третьему входу которого подсоединен первый вход вычислителя, а второй выход второго блока умножения соединен с шестым входом вычислителя и с вторым входом первого блока.сложения, выход которого соединен с входом третьего блока умножения, выход которого соединен с входом интегратора, второй вход первого блока умно-55 жения соединен с первым выходом вычислителя, выход третьего масштабного блока соединен с вторым выходом второго блока сравнения, выход второго эадатчика.соединен с первым входом 60 четвертого блока сравнения, к другому входу которого подключен выход первого блока определения модуля, а выход четвертого блока сравнения соединен с вторым входом адаптивного регулятора, выход которого соединен с выходом второго блока сложения.

На фиг. 1 представлена функциональ ная схема адаптивного регулятора на фиг. 2 - алгоритм, реализующий управление объектом с помощью адаптивного регулятора.

Регулятор содержит первый блок 1 сложения, первый задатчик 2, первый блок 3 сравнения, первый блок 4 определения модуля, первый и второй масштабные блоки 5 и 6, первый блок 7 умножения; логический блок 8, блок 9 формирования выдержки времени,„вычислительный блок 10, первый блок 11 памяти, фильтр 12, блок 13 дифференцирования, второй блок 14 определе- . ния модуля, амплитудный детектор 15, второй задатчик 16, третий масштабный блок 17, второй 18, третий 19 и четвертый 20 блоки сравнения, второй блок 21 памяти, таймер 22, триггер 22, триггер 23, ключ 24, второй 25 и третий 26 блоки умножения, второй блок

27 сложения и интегратор 28.

Регулятор работает следующим образом.

Контролируемый сигнал Х„ и его заданное значение Z поступают íà первый блок 3 сравнения, сигнал на выходе которого защемленный помехой, поступает на вход фильтра 12. Отфильтрованный сигнал Е„ поступает на первый блок 4 определения модуля и через блок 13 дифференцирования яа второй блок 14 определения модуля. Сигналы с блоков 12 и 13 записываются на второй блок 21 памяти.

Адаптивный регулятор предназначен для управления нестационариыми объектами с переменными статическими и динамическими характеристиками путем формирования управляющего воздействия вида

Е (1 ) (фиг. 2 ) определяется по вы- ° ражению

4 = 1 и-1+ г (Х„-г, (2) где n, n --1 — моменты дискретного времени; 1,Т - постоянные фильтра 12.

Фильтр 12 представляет собой рекурсивный цифровой фильтр первого порядка и может быть реализован по известном схеме Г3 3. В непрерывном случае вырежение (2) эквивалентно низкочастотному RC-фильтру.

Передаточная функция такого фильтра имеет вид

@ (р)= —; — =—

E(p) Ф E (ð) Т,+ 1

1076873 аз- 5

1О откуда

T.

7+у и-1 т+1 о (3) (4) (5) откуда дифференциальное уравнение

Фильтра может быть записано как тЕ +Е =Е

Й n"

В дискретном случае, используя в качестве дифференциала первую р ность, получим (.-"- 1 п= 4

Введя обозначения ---„-=7, и ) . / т+ „ т+1 получим выражение (2).

Коэффициенты К „ и К вЂ” настроечные параметры регулятора, определяемые в процессе активной идентификации в вычислителе 10. Активная идентификация заключается в подаче на вход объекта нормированного скачкообразного воздействия U3, определяемого во втором блоке 25 умножения па сигнала от первого блока 11 памяти и фильтра 12. Скачкообразное воздействие

0З подается в момент tz, определяемый в логическом блоке 8 из условия достижения нулю первой производной

E(t>) величины рассогласования (2), путем оценки положения системы на фаэовой плоскости (Е, Е). Процесс 30 индентификации начинается при переходе фазовой траектории через ось Е, при выполнении следующих логических условий (фиг.2), осуществляемых в логическом блоке 8. 35 (Е„,/ / Е2/р

Знак Еп-1 = Знак Е„ „

Знак Е„ / Знак E„„, где /ЕХ/ — допустимое значение модуля рас согласов ания.

При выполнении условий (3 ) - (5 ) сигналы с логического блока 8 поступают на управляющие входы первого блока 11 памяти и блока 25 умножения.

Логический блок блокируется до прихода следующего сигнала от блоков

24 и 14. Величина K (и-1) поступает с первого выхода блока 11 памяти на третий вход блока 25, а сформированное в блоке 25 скачкообразное тестирующее воздействие подается на первый блок 1 сложения, на блок 9 Формирования выдержки времени и на таймер 22, отмечая начальный момент вре-55 мени <д поиска максимума //>/ (фиг.2) модуля скорости изменения отклонения Е„.

Сигнал с выхода блока 15 поступает на управляющий вход блока 9 фор-6О мирования выдержки времени, на другой вход которого с выхода первого блока 11 памяти подается величина

Т1, обратно пропорциональнай предыдущему значению динамического пара- g5 метра !" (n -1). С выхода блока 9 с выдержкой времени равной Т;(п-1) пав ступает сигнал на управляющий вход амплитудного детектора 15, на второй вход которого подается текущее значение модуля производной сигнала рассогласования /Еn/ от второго блока

14 определения модуля.

В блоках 1,2б,7,28 и 22 по сигналам от блоков 10,11 и 12 формируется управляющее воздействие 0 (фиг.2) вида

Ф

О-.К (n (lE„+Ê (ь-

0 которое с выхода блока 27 поступает на объект рассогласования.

В амплитудном детекторе оценива(ется величина максимального значения модуля производной /Х„/(фиг.2), которая поступает на триггер 23 и на первый масштабный блок 5. Сигнал с выхода-триггера 23 подается на таймер 22, фиксируя момент окончания

;поиска максимума 1 д,, и на второй (управляющий вход масштабного блока 5. На выходе блока 5 формируется величина максимального значения модуля производной с учетам перехода . объекта на правую ветвь экстремальной характеристики путем умножения величины значения /Е„/, при котором сработали амплитудный детектор 15 и тр .ггер 23, на постоянный множитель (1+ у), где у — величина порога различимооти при поиске максимума в амплитудном детекторе 15.

На выходе таймера 22 формируется новое значение параметра, которое поступает на вычислитель 10, второй блок 18 сравнения и третий блок 19 сравнения.

На второй блок 18 сравнения поступает величина 0,3 Т1(n -1) от треть третьего масштабного блока. Если

T<(n) c0,3 Т, (ь-1) (фиг.2) „то управление остается прежним и коэффициенты К и К регулятора не пере1 считыв аются . Если Т < (и ) > О, 3 Т „(n -1 ), то сигнал с выхода блока 18 поступает на управляющие входы блока 11 памяти и вычислителя. В вычислителе

10 происходит определение новых значений коэффициентов К> и K„ 2) по сигналам от блоков 11, 22 и 5 по выражениям:

К (и- )/Е„ о(. (" р„ т„()

К (n)

K gn)= P, (e)

2 т„(n) 107б873 где о6 и — постоянные коэффициенты, определяемые при первоначальной настройке адаптивного регулятора;

К (в) и К (n) — новые значения коэф1 фициентов пропорциональной и интегральной составляющей ПИ-закона регулирования;

К„(л-1)/Е„/ — величина скачкообразного возмущающего воз->О действи .

Новые значения К и К и .Т„ записываются в блок 11 памяти и поступают на блоки 2б, 1, 7 и 27 для формиро- 15 вания управляющего воздействия по выражению (1).

Одновременно с этим сигнал с выхода второго блока 18 сравнения посту- 20 пает на управляющий вход блока б, на второй вход которого подается от блока 11 памяти старое значение T (n -1).

B третьем блоке 19 сравнения сравниваются величины Т (n) от бло-

7 ка 22 и ЗТ (n-1) от блока б. Если

Т „() > ЗТ.,(п -1), то сигйал с блока

19 поступает на ключ 24, разрешая проведение новой идентификации.

Введение блоков 6,17,18,19, и 24 овьпаает помехозащищенность при определении коэффициентов и устраняет выработку ложных управлений адаптив» ным регулятором, повышая качество формируемого переходного процесса.

Управление технологическими процессами обогащения с помощью предлагаемого адаптивного регулятора повышает достоверность информации, используемой при выработке управляющих воздействий, что позволит повысить объем производимой товарнОй продукции на О,ЗЪ при одновременном снижении потерь полезного компонента на 0,4%. Экономический эффект от внедрения составит 20 тыс.руб. на одну технологическую секцию.

1076873

Составитель П. Кудрявцев

Редактор А.Лежнина Техред С.Мигунова Корректор N.лароши

Закаэ 746/44 Тираж 842 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент",y r. Ужгород, ул. Проектная, 4