Преобразователь @ -разрядного двоичного числа в его представление по модулю @

Преобразователь @ -разрядного двоичного числа в его представление по модулю @

Иллюстрации

Показать все

Реферат

 

ПРЕОБРАЗОВАТЕЛЬ И -РАЗРЯДНОГО ДВОИЧНОГО ЧИСЛА В ЕГО ПРЕДСТАВЛЕНИЕ ПО МОДУЛЮ М , содержащий триггер з-нака, вход которого является входом знака преобразователя, входной регистр, состоящий из К + 1 групп по 1п

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) Заи 0 06 F 5 02.

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA " " ч

СМ t-.ú,р . ",;;, \

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3446841/18-24 (22) 02.06.82 (46) 28.02.84. Бюл. Р 8 (72) В.В.Балюк., Р. ВыжикОвски и Ю-;С. Каневский (71) Киевский ордена Ленина политехнический институт им. 50-летия

Великой Октябрьской социалистической революции. (53) 6.81.325 (088 ° 8) (56 ) 1. Авторское свидетельство СССР

Р 374596, кл. G 06 F 5/02, 1973.

2. Патент Великобритании

Р 1513102, кл . 0 4 А, 1978 (прототип). (54 ) (57 ) ПРЕОБРАЗОВАТЕЛЬ П -РАЗРЯДНОГО ДВОИЧНОГО ЧЛСЛА В ЕГО ПРЕДСТАВЛЕНИЕ ПО МОДУЛЮ М, содержащий триггер знака, вход которого является входом знака преобразователя, входной регистр, состоящий из К + 1 групп по n (k = и ) е) двоичных разрядов, вход которого является информационным входом преобразователя, блоков хранения констант, I(сумматоров группы и выходной сумматор, выход первой группы входного регистра подключен к первому входу первого сумматора группы, второй вход которого подключен к выходу первого блока хранения констант, выход 1 -й группы (= 2,3,..., К +1) входного регистра подключен к адресному входу (1 -1)-го блока хранения констант, выход j -ro блока хранения констант подключен к первому входу

f --го сумматора группы, второй вход

) -ro сумматора группы подключен к информационному выходу (j --1)-го сумматора группы (I = 2,3,..., К), информационный . выход К -го сумматора группы подключен к первому информационному входу выходного сумматора, второй информационный вход которого является входом константы

М преобразователя, а первый знаковый вход подключен к выходу триггера з нака, выход выходного сумматора является выходом преобразователя, отличающийся тем, что, с целью уменьшения объема оборудования, управляющий вход 1 -го блока хранения констант подключен к выходу старшего разряда (-1) -ro сумматора группы, второй знаковый вход выходного сумматора подключен к выходу старшего разряда К -ro сумматора группы.

2. Преобразователь по и. 1, Я отличающийся тем, что, выходной сумматор содержит блок формирования прямого и обратного кодов, элемент Равнозначность, группу эле- С ментов И и двоичный сумматор, выход которого является выходом выходного сумматора, первый информационный вход двоичного сумматора подключен к выходу блока формирования прямого и обратного кодов, информационный вход которого является первым информационным входом выходного сумматора, второй информационный вход двоич.

goro сумматора подключен к группе выходов элементов И группы, первые входы которых соединены с вторым информационным входом выходного сумматора, а вторые входы подключены к выходу элемента Равнозначность, первый вход которого соединен с управляющим входом блока формирования прямого и обратного кодов, с входом переноса двоичного сумматора и является первым знаковым входом выходного сумматора, второй вход эпемента

Равнозначность является вторым знаковым входом выходного сумматора.

107б89<1

Изобретение oTIIocii! к вычисли" тельной технике и мох<а г быть использовано при построении <.".пециализ ированных вычислительны1-; у «тройств.

Известен преобразователь,, преднаэ наченный для преобразования двоичного кода в код системь1 Остаточных классов и содержащий входной регистр матричные схемы умножения, корректиpyющий матричнР<Р< сумматОр и выхОдной сумматор "1)

Недостатками указанного преобразователя являются з нач<-.тельньгй объем оборудования и ниэ «о< быстродействие

Наиболее близким техническим решением к предлагаемому является преОбразователь дьоичного кода числа в его представление по модулк< У<, содержащий три.ггер з н ака, вхоц которого является вхоцом знака преобразователя, вхоцной регистр „. состоящий из k + 1 групп двоичных раэ— рядов, вход которого является информационным входом преобразователя, К блоков хранения констант Ä k сумМа TopoB по модулю М и выходной сумматор, причем выход первой группы входного регистра подключен к первому входу первого сумматора по модулю g, второй вход которо "î соединен с выходом перво,п блока хранения констант, выхо<-, -и группе| (< = 2,3,..., К +1 j Bxoä61OI"о ре.гIICTpa подключен к ацресному входу (1 -1) -гo блока хранеция I

ПОДКЛЮЧЕН К ПЕРВО.У ВХОДУ 1 -BO СУМматора по модулю <<< < второй вход

-го сумматора г:О моцулю <«< подкл<очен к ин формационно<му выходу

-1, -го су матора г;о модул<о с

jjjj(I= 2,3,...,,, ",,, информационный в<1хoд К вЂ” гО су мма тора по модул<0 подключен к первому информационноBXOJJy модулю <"< Второй %, I» « opl яц11сн!<ый вход которого соед<<нен с уг.равляющим входом -го сумматора по модулю <" и явт яется входом константы М преобразователя, з н а«овый

ВХОД В61ХОЦН ОГО Cy 1" Iia» ОРа Г<<» «<<7<гя <<»Р1 к выходу триггера э па <а $2j „

Недостаток иэвест o;o преобразовс<теля Обу словлен э

НОГО «1 -Раз РЯДНОГО СУММатОРа ОЕЗ распространения г;,реi!ocoB и муль-типлексора.

Цель из обретения - уменьшение объема оборудования.

Поставленная цель достигается ге<1, что в преобраэоBaтеле И -раз-. рядного двоичногo ч<-.сла B егo представление по ..:одул<о <а, содержащем триггер:=кака. вход которого являет ся вхОДОм э н ак а преОбраз оВат< ю1я < входной регистр, состоя(IИЙ иэ I, .Р 1 групп по N (ê = II l в) двоич нь<х pаэрядОв, вхОд которогo HBJIHeT ся информационным входом преобразоВа TeJI

-го сумматора группы, второй вход

-го сумматора группы подкл<очен к информациo<-ному выходу („ -1)--=o сумматора группы (1 = 2,3«,, ) информационный выход k. -zo сумматора группы подкл<очен к первому информационному входу выходного сумматора, второй инфорглационный вход которого является входом константы РА преобразователя, а первый зíаковый вход подключен к вь1ходу триг — =pa знака, выход выходного сумматора является выходом преобразователя, управляющий вход < -ro блока хранения констант подкл<очен к выходу <= тарш»эго разряда <(< -1) -го сумматора группы< второй знаковый вход вы <одного сумматора поцключен к вы, ходу старшего разряда . -;o сумма35 тора группы.

Кроме того, выходной сумматОр соцержит блок формирования прямого и обратного кодов, элемент Ра.внозначность, группу элементов И и дво111 и ный сумматор, выход которого является выходом выходного cymiaтора, первый информационный вход двоичного сумматора подключен к выходу блока формирования прямого и обратного кодов,, информационный вход которого являBTñÿ первым информационньм входом выходного сумматора, второй информационный вход двоичного сумматора подключен I< группе выходов элементов И группы, первые входы которых соединены с вторым .-гнформационным входом выходного сумматора, а вторые входы подключены к выходу элемента Равнозначность, первый вход которого соединен с управляюшим входом блока <(1ор<<мирования прямого и обратного кодов, с входом переноса двоичного сумматора и является первым, знаковым входом выхоцного сумматора„второй вход элемента Равно6О значность является вторым знаковым входом выходного сумматОра

На чертеже представлена структур. ная схема г<реобразователя И -разрядного двоичного числа в er.o представление по модулю M

1076899

11100 — 12

+ 11011 - 11

10111 P =

+ 00011= -(-13) 25

0 01001 Р= 0

+ 11101 — (+13) 00110 = (-10) 40

50 где X E $-1,1) 60

Преобразователь содержит входной регистр 1, информационный вход 2, триггер 3 знака, вход 4 знака, выходной сумматор 5, сумматоры 6 .1, 6.2,...,6. К группы, блоки 7.1, /.2, ...,7. К хранения констант, входящие в состав сумматора 5 блок 8 формирователя прямого и обратного кодов, двоичный сумматор 9, элементы И 10 группы, элемент Равнозначность 11, а также вход 12 константы М и выход 13.

Преобразование целого цисла A в его представление Ь по модулю производится следующим образом.

??антисса числа А, разбивается на (К +1) групп-A ? ). Для каждой из групп,)1 формируется ее представле(g) ние Ь? ? по модулю М . При этом В получается непосредственно, а для

2,..., Х +1 В формируются с помощью блоков 7 постоянной памяти.

Затем путем суммирования всех В помодулю М вычисляется представление мантиссы исходного числа по модулю М

В =- (Â 1 В(2)+ + В("")) ) М (1) . Для вычисления выражения {1) используется дерево l(сcу мMмMа тTоoрpоoвB, каж. дый из которых выполняет операцию вида "" =- В " В" ") пагод М = (Ф Ф 1,,4 М

7 где. = 1,2..

На заключительном этапе преобразования из 9 формируется 8 с учетом знака исходного числа

Уменьшение объема оборудования в предлагаемом преобразователе по сравнению с известным достигается в результате более простой реализации операции суммирования по модулю М . С этой целью исходное число представляется в системе счисления с цифрами -1 и 1 (так называемой системе Баньковского),.в которой количественный эквивалент числа Х

= (Х щ, Хщ <, ..., xo) определяется следующим образом:

Ill

Х =- -+ K- x g<> .

1 (3) Из выражения (3) спедует, что для целого числа Х > представленного в системе счисления с цифрами 0 и 1 в дополнительном коде

=(x x х ... x

его представление в системе Баньковского, полученное при условии, что цифра -1 кодируется, как О, а цифра- 1 как 1, имеет вид

Х = (х»», x Ä Ä x » Ä. „x „) .

Таким образом, для (w +1) -разрядных операндов, представленных в системе Баньковского, правило выполнения операции суммирования по модулю М вида 5" ф" +В" " ) nod М (выражение (2 ) состоит в следующем: если при суммировании чисел 5 » иВ <? образовался или не образовался перенос из старшего разряда двоичного сумматора (соответственно P = 1 или P -= О), то для получения окончательного результата операции необходимо прибавить соответственно число — М или + М, представленное .также в системе Г>аньковского.

Пример 1. Я<) "> а 12+11mpj

=- 10 vao3 13

11010 - 10

5 " =-((-<2)+(-и)) под <Ъ =-(- о) mo3 ) Ъ

00100 -(-12) + 00101 - (-11) Из приведенного правила следует, что в случае, когда оба операнда являются либо положительными в стар ших разрядах обоих операндов эаlj) 1 1 11= ?\ фиксированы единицы, т,е.5 = Ъ вЂ” ) либо отрицательными Q "=3<>" = О), то заведомо известно, что необходимо прибавить либо — М, либо

+ М соответственно, Поскольку в системе Баньковского каждое число

X Е Kg где Ещ = 10,1,2,..., М-1), кроме положительного представления имеется и отрицательное представление, так как Х=(Х-M)wog Ì, то для любого значения операнда Б ) всегда можно подобрать такое представление операнда В 1") при котором значения старших разрядов обоих операндов совпадают. Следовательно, для (ю +1)-разрядных операндов, представленных в системе Баньковского, операцию суммирования по модулю

Ю видаз > ?в(Ф -К "gofhllможно производить с помощью (rn +"..) -разрядного двоичного сумматора, при условии, что с помощью ПЗУ формируются не

1076 899 (9) 11110, — (,8(I -IN)

+ 11100 - 12

00110 -10) B =lib %C (7) 9=llil+ l «4 простоВ"",, а в зависимости от значения 6 0 формируются (8""1-М) или(Ц(> 1Ц) для 9 = 1 или Я = 0 соответственно. (1)

Поскольку Ц () = б является положительным числом, то в первом ПЗу всегда формируется (8 - М)

Пример2 >(= (< 2« I<)

11011 11

+ 00011 — (-13) 11010 - 10 б =-((-12) « -11) } rn0d 13:-(-(0) mod л3

OO1O1 — (-u ) + 111 1 — (+13) 00010 — (6 )+М)

+ 00100 - — (;12) На заключительном этапе преобразования исходного числ- A в его представление 8 по модулю М необходимо преобразовать числоб "«1)=

=- 5, представленное в системе Баньковского, в положительное число 5 представленное в системе счисления с цифрами О и 1. !

Исходя из выражечий (4) и (5), а также учитывая то, что для положительного числа g, представленного в системе счисления с цифрами О

1 (,- () =- (Vi- () pqgd M>r 4- Y = M — g где Y - дополнительный код Y приходим к следующим правилам выполнения указанного преобразования, Если А > О и g(""L>0, т.е. а н — — О, В=С (6) где С вЂ” код, полученный из 5 утем отбрасывания (- зряца

Если Д ) 0 и 5(" <О, T.e.à „=5„, =0, то где М вЂ” а -разрядный код числа в системе счисления с цифрами О и 1..

Если я )О и 5 «О, т,е. п „ - (К+1)

1О

2О

ЗО

4О

5Q

Если 6 > 0 иб ño, т.е. р (y.«lI

=Я ""1 =- .О, то

Л1

Преобразователь работает следующим-.образом.

Б исхоцном состоянии триггер

3 знака и регистр 1 обнулены, В триггер 3 знака и входной регистр 1 записываются соответственно з нак и мантисса преобразуемого числа A

После того, как знак и мантисса пре образуемого числа эафиксируются в триггере 3 знака и входном регистре 1 соответственно, на вход блока

7.1 хранения констант поступает

6 -разрядный код h(21, под воздействием которого иэ блока 7.1 хранения констант считывается значение(Ц< -М) соответствующее коду () ((представ-. ленное в системе Баньковского), которое поступает затем на первый вход сумматора 6.1 группы, на второй вход которого поступило уже число В " сформированное непосредственно из и и представленное в системе Баньковского. Сумматор 6 .1 группы формирует значение 5 =:.(8 л 6() и од М=(5< В">)«nod IN, представленное в системе Баньковского, которое поступает на второй вход сумматора 6.2 группы блока хранения констант. Одновременно старщий бит . (, т.е. 5 Я, поступает

HB9I epI3m вход блока 7-2 хранения констант на второй вход которого поступил уже код A (. Разряд5 " управляет выборкой информации иэ блока 7.2 хранения констант 7.2 следующим образом,", если 5Ц = О, то иэ блока 7.2 хранения констант считывается значение (8 I

Составитель В. Евстигнеев

Редактор A Orap Техред Т.Маточка Корректор O. Билак

Заказ 749/45 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул, Проектная, 4 ляет блоком 8 следующим образом: если o>„= О (А О), то блок 8 осуществляет поразрядную инверсию кода числа С, если О = 0(А3 О), то блок 8 передает код числа С беэ изменений. Затем код, сформированный на выходе блока 8, поступает на первый вход сумматора 9. Одновременно на выходе элемента Равнозначность 11 (при условии, что знаковый разряд преобразуемого числа с и стар- )0 щий разряд g <"", т. е. б ф", совпадают) образуется сигнал выдачи числа М, поступающий на вторые вхо. ды элементов И 10,которые осуществляют передачу числа Щ (представ- 15 ленного в системе счисления с цифрами О и 1) на второй вход сумматора 9. Если сигнал выдачи числа не образовался, элементы И 10 не пропускают кода числа М и на второй вход сумматора 9 поступает код числа О. На заключительном этапе преобразования сумматор 9 производит суммирование кодов, поступив" ших на его входы (c учетом, что на вход переноса в младший-разряд сумматора 9 подается знаковый разряд .преобразуемого числа), формируя таким образом,искомое представление

В преобразуемого числа A по модулю М.

Таким образом, применение системы счисления -1,1 для построения блоков преобразователя с учетом предлагаемых связей позволяет уменьшить объем аппаратных затрат на преобразователь.