Устройство для распределения информации

Устройство для распределения информации

Иллюстрации

Показать все

Реферат

 

1. УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ИНФОРМАЦИИ, содержащее дешифратор , блок анализа результатов и блок мультиплексоров, причем информационные вхолы с первого по п -и (П - число информационных двоичных слов) дешифратора соединены соответственно с информационными входами с первого по п -и устройства, выходы с первого по и -и блока мультиплексоров являются информационными выходами устройства, отличающееся тем, что, с целью расширения области применения путем обеспечения возможности осуществления сортировки кодов чисел как в возрастающем, так и в убывающем порядке и сокращения количества оборудования ,в него введены входной регистр , шифратор и блок управления, содержащий четыре элемента задержки , пять триггеров, четыре элемента ИЛИ, пять элементов И, группу элемен±ов И и регистр, причем информационные входы входного регистра соединены соответственно с информационными входами дешифратора, информационные выходы входного регистра соединены соответственно с информационными входами блока мультиплексоров , управляющий вход которого соединен с выходом шифратора , информационный вход которого соединен с первым выходом блока анализа результатов, второй выход которого соединен с входом установки в единицу первого триггера блока управления , третий выход блока анализа результатов соединен с входом установки в единицу второго триггера и первым входом первого элемента ИЛИ блока управления, четвертый выход блока анализа результатов соединен с входом установки в единицу третьего триггера, входом сброса четвертого триггера и первым входом второго элемента ИЛИ блока управления , первый,и второй входы третьего элемента ИЛН которого соединены соот-г ветсхвенно с первым и вторым выходами дешифратора, первые входы элементов И с первого по четвертый блока управления соединены с управляющим входом входного регистра и входом синхронизации устройства, вход первого элемента задержки, вторые входы первого и второго элементов ИЛИ, вход сброса второго триггера, первый вход четвертого элемента ИЛИ и управляющий вход регистра блока управления соединены с установочным О входом устройства, информационные входы регистра блока управления соединены соответственно с выходами С5 дешифратора, входы с первого по шессо той блока анализа результатов соединены соответственно с выходом первого элемента И, выходом второго о элемента задержки, выходом второго элемента И,пряЬ ым выходом пятого триггера, выходом пятого элемента И и первым входом пятого элемента И блокауправления, выход третьего элемента задержки которого соединен с управляющим входом дешифратора, выходы регистра блока управления соединены соответственно с первыми входами элементов И группы н входами первой группы блока анализа результатов , входы второй группы которого, соединены соответственно с выходами

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) Cpu 0 0 ч Г 7/Об

1 М

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬПИЙ (21) 3433136/18-24 (22) 30.04.82. (46) 28.02.84. Вюл. Р 8 (72.) В.A. Авдеев и В.П. Гондарев (71) Таганрогский радиотехнический институт им. В.Д. Калмыкова (53) 681.3(088.8) (56) 1. Авторское свидетельство СССР

9 717758, кл. G 06 F 7/04, 1980.

2. Авторское свидетельство СССР

Р 736094, кл. 0 06 F 7/04-, 1980 (прототип). (54)(57) 1. УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ИНФОРМАЦИИ, содержащее дешифратор, блок анализа результатов и блок мультиплексоров, причем информационные входы с первого по и -й (й — число информационных двоичных слов) дешифратора соединены cooiветственно с информационными входами с первого по н -й устройства, выходы с первого по П -й блока мультиплексоров являются информационными выходами устройства, о т л ич а ю щ е е с я тем, что, с целью расширения области применения путем обеспечения возможности осуществления сортировки кодов чисел как в возрастающем, так и в убывающем порядке и сокращения количества оборудования,в него введены входной регистр, шифратор и блок управления, содержащий четыре элемента задержки, пять триггеров, четыре элемента ИЛИ, пять элементов И, группу элементов И и регистр, причем информационные входы входного регистра соединены соответственно с информационными входами дешифратора, информационные выходы входного регистра соединены соответственно с информационными входами блока мультиплексоров, управляющий вход которого соединен с выходом шифрато- ра, информационныи вход которого сое динен с первым выходом блока анализа результатов, второй выход которого соединен с входом установки в единицу первого триггера блока управления, третий выход блока анализа результатов соединен с входом установки в единицу второго триггера и первым входом первого элемента

ИЛИ блока управления, четвертый выход блока анализа результатов соединен с входом установки в единицу третьего триггера, входом сброса четвертого триггера и первым входом второго элемента ИЛИ блока управления, первый и второй входы третьего элемента ИЛИ которого соединены соот ветственно с первым и вторым выходами дешифратора, первые входы эле- Q ментов И с первого по четвертый блока управления соединены с управляющим входом входного регистра и входом синхронизации устройства, вход первого элемента задержки, вторые входы первого и второго элементов

ИЛИ, вход сброса второго триггера, первый вход четвертого элемента ИЛИ и управляющий вход регистра блока управления соединены с установочным входом устройства, информационные входы регистра блока управления соединены соответственно с выходами дешифратора, входы с первого по шестой блока анализа результатов соединены соответственно с выходом первого элемента И, выходом второго элемента задержки, выходом второго элемента И,прямком выходом пятого триггера, выходом пятого элемента И .и первым входом пятого элемента И блока управления, выход третьего элемента задержки которого соединен с управляющим входом дешифратора, выходы регистра блока управления соединены соответственно с первыми входами элементов И группы и входами первой группы блока анализа результатов, входы второй группы которого соединены соответственно с выходами элементов И группы блока управления выход перво-îэлемента. за,держки бла: ка управления соединен с входом установки в единицу четвертого триггера, прямой выход которого соединен с вторым входом первого элемента И, прямые выходы первого, второго и третьего триггеров соединены соответственно с вторыми входами третьего, в †сро и четвертого элементов И инверсный выход второго .триггера соединен с входом третьего элемента задержки, выходы первого и вто-. рого элементов ИЛИ соединены соот-ветственно с входами, сброса третье= го и первого триггеров, вход четвертого элемента задержки соединен, с, выходом пятога элемента ИЛИ,первый вход которого соединен с выходом третьего элемента И и вторым входам пятого элемента И, второй вход пятого элемента ИЛИ соединен с выходом четвертого элемента И, вхацом второго элемента задержки и вторыми входами группы элементов Vi, выход четвертого элемента задержки соединен с втарьж входом четвертого элемента ИЛИ, выход которого соединен с входом установки в единицу пятого триггера, инверсный выход и вход сброса которого соединены саответст= ценно с первым входом пятого элемента И и выходом третьего элемента ИЛИ.

2. устройства иа и. I а т л ич а ю щ е е с я тем, что,.блок анализа результатов содержит двадцать элементов ИЛИ, двадцать пять элементов И и дешифра — îð,,причем первые входы элементов ИЛИ с первого по шестой соединень: соответственно с вторым, четвертым, третьим, первым и вторым входами первой группы бло=. ка, вторые входы элементов ИЛИ с первого по шестой соединены саатветст=. венно с третьим. пятым, шесты,, первым, пятым и шестым входами перВой группы блока, первые входы первого и второго, третьего и четвертого, пятого и шестога, седьмого и восьмога, девятого и десятого,. одиннадцатого и двенадцатого элементов

И соединены соответственна с первым, вторым, четвертым, шестым, пятым и третьим вхоцами первой группы блока, первый вход тринадцатого элемента И, второй вход тринадцатого элемента И, первый вход четырнадцатого элемента И, второй вход четырнадцатого элемента И, первый вход пятнадцатого элемента И, второй вход пятнадцатога элемента И соединены

9ОО соответственно с первым, шестым, четвертым, третьим, пятым и вторым входами первой группы блока, выходы элементов ИЛИ с первого по шестой соединены соответственно с вторыми входами элементов И с первого по шестой и вторыми входами элементов И с седьмого по двенадцатый, выхо3 ы элементов И с первого по шестой соединены соответственно с первыми входами элементов ИЛИ с седьмого по двенадцатый, выходы которых соединены с первыми входами элементов И с шестнадцатого па двадцать первый, вторые входы которых соединены с третьим входом блока, выходы элементов И с седьмого по двенадцатый сое-. ,цинены соответственно с вторыми входами восьмого, седьмого, девятого, десятого, одиннадцатого и двенадцатога элементов ИЛИ, выходы элементов И с шестнадцатого по двадцать первый соединены соответственно с первыми входами элементов

ИЛИ с тринадцатого по восемнадцатый, вторые входы которых соединень1 соответственно с входами с первого по шестой второй группы блока, третий вхоц тринадцатого элемента

ИЛИ соединен с пятым входом блока, шестой вхоц которого соединен с первыми входами двадцать второго и двадцать третьего элементов И, вторые входы которых соединены соответственно с первым входом двадцать четвертого элемента И, первым и вторым входами блока, первым входом двадцать пятого элемента И.и управляюшим входом дешифратора, второй вход двадцать четвертого элемента И соединен с четвертым входом блока, выходы элементов И с тринадцатого по пятнадцатый соединены соответственно с входами с первого по третий девятнадцатого элемента ИЛИ, выход которого соединен с вторым входом двадцать пятого элемента И, выход которого соединен с первым входом двадцатого элемента ИЛИ, второй вход которого соединен с выходом двадцать третьего элемента И, а третий вход — с выходом дешифратора, информационные входы которого соединены соответственно с входами первой группы блока, выходы двадцать второго и двадцать четвертого элементов И, двадцатого элемента ИЛИ являются соответственно вторым, четвертым и третьим выходами блока, выходы элементов ИЛИ с тринадцатого по восемнадцатый являются первым входом блока.

1076900

Изобретение относится к вычисли= тельной технике и предназначено для . сортировки кодов чисел в возрастающем или убывающем порядке или для коммутации цифровых каналов связи. 5

Известно устройство, предназначенное для выбора среднего по величине числа, в состав которого входят схемы сравнения и узлы анализа (1 .

Недостатком данного устройства 10 являются ограниченные функциональные вОзможнОсти.

Наиболее близким техническим решением к предлагаемому является устройство для обработки цифровой ин.формации, содержащее компараторы, блок мультиплексоров, дешифратор и блок анализа результатов, причем. входные шины сравниваемых чисел соединены с информационными входами блока мультиплексоров и компараторов, выходы которых соединены с информационными вХОдами блока анализа результатов, управляющие входы которого подключены к выходам дешифратора, а управляющие выходы - к управляющим входам блока мультиплексоров (2| .

Однако известное устройство характеризуется ограниченными функциональными возможностями, так как оно предназначено для сравнения трех двоичных чисел и выбора по величине только одного из них — большего, среднего или меньшего.

Цель изобретения - расширение об- 35 ласти применения устройства путем обеспечения воэможности осуществления сортировки кодов чисел как в: возрастающем, так и в убывающем порядке и сокращение количества 4(j оборудования устройства.

Поставленная цель достигается тем, что в устройство для распределения информации, содержащее дешифратор, блок анализа результатов и 45 блок мультиплексоров, причем информационные входы с первого по и -й (в - число информационных двоичных слов ) дешифратора соединены соответственно с информационными входами с первого по. и .-й устройства, выходы с первого по и -й блока мультиплексоров являются информационными выходами устройства, введены входной регистр. шифратор и 55 блок управления, содержащий четыре элемента задержки, пять триггеров, четыре элемента ИЛИ, пять элементов И, группу элементов И и регистр, причем информационные входы вход ного регистра соединены соответственно с информационными входами дешифратора, информационные выходы входного регистра соединены соответственно с информационными входами блока мультиплексоров, управляю- 65 щий вход кОторого соединен с выходом шифратора, информационный вход которого соединен с первым выходом блока анализа результатов, второй выход которого соединен с входом установки в единицу первого триггера блока управления, третий выход блока анализа результатов соецинен с входом установки в единицу второго триггера и первым входом первого элемента ИЛИ блока управления, четвертый выход блока анализа результатов соединен с входом установки в единицу третьего триггера, входом сброса четвертого триггера и первым входом второго элемента ИЛИ блока управления, первый и второй входы третьего элемента ИЛИ которого соединены соответственно с первым и вторым выходами дешифратора, первые входы элементов И с первого по четвертый блока управления соединены с управляющим входом входного регист"ра и входом синхронизации устройства, вход первого элемента задержки, вторые вхоцы первого и второго элементов ИЛИ, вход сброса второго триггера, первый вход четвертого элемента ИЛИ и управляющий вход регистра блока управления соединены с установочным входом устройства, информационные входы регистра блока управления соединечы соответственно с выходами дешифратора, входы с первого по шестой блока анализа результатов соединены соответственно с выходом первого элемента И, выходом второго элемента задержки, выходом второго элемента И, прямым выходом пятого триггера, выходом пятого элемента И и первым входом пятого элемента И блока управления, выход третьего элемента задержки которого соединен с управляющим входом дешифратора, выходы регистра блока управления соединены соответственно с первыми входами элементов И группы и входами первой группы блока анализа результатов, входы второй группы которого соедийены соответственно с выходами элементов И группы блока управления, выход первого элемента задержки блока управления соединен с входом установки в единицу четвертого триггера, прямой выход которого соединен с вторым входом первого элемен- à И,,прямые выходы первого, второго и третьего триггеров соединены соответственно с вторыми входами третьего, второго и четвертого элементов И, инверсный выход второго триггера соединен с входом третьего элемента задержки, выходы первого и второго элементов ИЛИ . соединены соответственно с входами сброса третьего и первого триггеров, вход четвертого элемента задержки: соединен с выходом пятого элемента

1076900

ИЛИ, первый вход катара .а с выходом третьего элемента И и Bòo= рым входом пятого элемента И, второй вход пятого элемента ИЛИ сае,ци IcH c выходом четвертага элемента. И, входом второго элемента задержки и вто-. 5 рыми входами группы элементов И,, выход четвертого элемента задержки соединен с вторым входам четвертого элемента ИЛИ, выход которо-о соединен с входом установки в единицу пятого триггера, инверсный выход и вход сброса которого соединены соответственно с первым входам пятого элемента И и выходом третьего элемента ИЛИ." 15

Кроме того, блок анализа результатов содержит двадцать элементов

ИЛИ, двадцать пять элемен" îâ И и дешифратор, причем первые вхацы элементов ИЛИ с первого па шестой 2О соединены соответственна с вторым, четвертым,, третьим, первым и вторым входами первой группы блока, вторые входы элементов ИЛИ с первого па шестой соединены соответственно с третьим, пятым, шесть м, первым, пятым и шестьп входами первой группы блока, первые входи первого и второго, третьего и четвсртага. пятого и шестого, седьмого и восьмого девятого и десятого, одиннадцатага и двенадцатага элементов И соеди- нены соответственно с первым, вторым, четвертым, шестым, пятым и третьим входами первой группы блока, первый вход тринадцатого элемента И, второй вход тринадцатого элемента И, первый вход четырнадцатага элемента

И, второй в.;ад четырнадцатого эле .ента И первый вход пjjтнадцатага элемента И, второй вход пятнадцатого 4О элемента N соединены соответственна с первым, шестым, четвертым„. третьим,. пятым и вторым входами первой группы блока, выход = элементов ИЛИ с первого по шестой соединены соответст-. венно с вторыми входами элементов

И с первого па шестой и вторыми входами элементов И с седьмого па двенадцатый, выходы элемента= И с первого па Шестой соединены саат-5ц ветственна с первыми входами элементов ИЛИ с седьмага по двенадцатый выходы которых соединены с первыми входами элементов И с шестнадцатого по двадцать первый, вторые входы которых соединены r. третьим входом блока, выходы элементов И с седьмого па двенадцатый соединены соответственно с вторыми входами восьмого, седьмого, девятого, десятого, адиннадцатага и двепадца-- 6О тога элементов ИЛИ, выходы элементов И с шестнадцатога па двадцать первый соединены соответственно с первыми входами элементов ИЛИ с тринадцатого па восемнадцатый, вто- 65 рые входы которых соединены соответственно с входами с первого по шестой второй группы блока, третий вход тринадцатого элемента ИЛИ соединен с пятым входом блока, шестой вход которого соединен с первыми входами двадцать второго и двадцать третьего элементов И, вторые входы которых соединены соответственно с первым входом двадцать четвертого элемента И, первым и вторым входами блока, первым входом двадцать пятого .элемента И и,управляющим входом дешиф1эатара, второй вход двадцать четвертого элемента И соединен с четвертым входом блока, выходы элементов И с тринадцатого па пятнадцатый соединены соответственно с входами с первого по третий девятнадцатого элемента ИЛИ„ выход которого соединен с вторым входом двадцать пятого элемента И, выход которого соединен с первым входом двадцатого элемента

ИЛИ, второй вход которого соединен с выходом двадцать третьего элемента И, а третий вход - c выходом дешифратора, информационные входы которого соединены соответственно с входами первой группы блока, выходы двадцать второго и двадцать четвертого элементов И, двадцатого элемента ИЛИ являются соответственно вторым, четвертым и третьим выходами блока, выходы элементов ИЛИ с тринадцатого па восемнадцатый являются первым входом блока.

На фиг. 1 изображена структурная схема устройства для распределения информации, на фиг. 2 — функциональная схема блока управления, на фиг. 3 — функциональная схема блока анализа результатов; на фиг ° 4 схема перестановки блоков сорти-руемых кодов чисел.

В состав устройства входят дешифратор 1, входной регистр 2, блок

3 мультиплексоров, шифратор 4, блок

5 анализа результатов, блок 6 управления информационные входы 7 с первого йа r1 -й, информационные выходы 8 с первого по 11 -й, вход 9 синхронизации, управляющий вход 10, входы 11-16 .блока .6, выходы 17-23 блока 6, первая группа выходов 24 блока 6, вторая группа выходов 25 блока 6 управления, пять триггеров

26-30, пять элементов ИЛИ 31-35, пять элементов И 36-40, четыре элемента 41-44 задержки, регистр 45, группа элементов И 46, элементы HJIH

47-66, элементы И 67-91 и дешифратор

92 единицы.

Устройство для распределения информации работает следующим образом. Сигнал, определяющий начало рабаты устройства, поступает на управляющий вход 10 устройства (фиг.1) и устанавливает триггеры 26-28 и ре1076900

10 гистр 45 в нулевое состояние, а триггер 30 в единичное (фиг. 2) .

При сортировке кодов чисел они поступают последовательно по разрядам и параллельно по словам на информационные входы 7 устройства 5 (фиг. 1) . Битовый срез (код определенных разрядов поступивших чисел) чисел декодируется .дешифратором 1 (фиг. 1) и зажимается в триггере

29 и регистре 45 (фиг. 2).

Сигнал с триггера 30 поступает на вход элемента И 36, на другой вход которого поступает синхронизирующий сигнал (вход 9 синхронизации устройства). На выходе элемента И 36 15 вырабатывается сигнал 17 опроса, который поступает на входы элементов И 85 и 86 блока анализа результатов(фиг. 3) . Ha выходах элементов

И 85 и 86 формируются сигналы 11 и 20

12 анализа состояния триггера 29 (фиг. 2). Единичное состояние триггера 29 определяет равенство разря-дов битовых срезов (коды битовых срезов 000 или 111), а нулевое сос- 25 тояние - появление первой неравнозначности в битовом брезе. При наличии сигнала 11 на элементе И 86 (фиг. 3) он поступает на триг ер 26 (фиг. 2). Сигнал с триггера 26 поступает на вход элемента И 37, на другой вход которого поступает синхронизирующий сигнал (вход 9 синхронизации устройства) . Сигнал с выхода элемента И 37 через вход 22 и эле.мент. ИЛИ 59 блока анализа результа35 тов (фиг. 3) поступает в шифратор

4 (фиг. 1), который настраивает блок

3 мультиплексоров на необходимую перестановку битов сортируемых кодов чисел. Для сортировки трех ко- 40 дов чисел существует шесть перестановок П 1 — П6 (фиг. 4) .

После выполнения настройки блока

3 мультиплексоров на требуемую пе. рестановку (коммутацию определенных 45 его входов и выходов) осуществляется передача битового среза из входного регистра 2 через блок 3 мультиплексоров на информационные выходы 8 устройства.

Сигнал с выхода элемента И 37 (фиг. 2) через элемент ИЛИ 35, элемент 44 задержки и элемент ИЛИ 33 поступает также на сброс триггера

29. Указанные действия выполняются до тех пор, пока не появится первая неравнозначность битов в битовом срезе. При этом на выходе элемента И 85 появляется сигнал 12 (фиг. 3)., который поступает на триггер 27 (фиг. 2). Сигнал с триггера 27 поступает на вход элемента

И 38, на другой вход которого поступает синхронизирующий сигнал (вход

9 синхронизации устройства). Сигнал с выхода элемента И 38 через 65 группу элементов И 46 И элементы

ИЛИ 59-64 блока анализа результатов (фиг. 3) поступает в шифратор

4 (фиг. 1), который настраивает блок

3 мультиплексоров на необходимую перестановку. Каждий из элементов

ИЛИ 59-64 (фиг. 3) выполняет сборку сигналов для осуществления перестановки П„ (i — число перестановок, — 6) . Каждой кодовой неравнозначности соответствует два типа перестановок, иэ которых выбирается для схемной реализации любая. Например, коду битового среза трех чисел 001 соответствуют перестановки П и Пз (фиг. 4). Это связано с тем, что условно принято следующее: максимальный код числа или разряд битового среза всех трех кодов чисел должен . быть выведен на выходе У (8 ), а минимальный код числа (разряд) — на выходе У, (8„) . Поэтому коду 001 (Х Х Х ) соответствуют перестановки П „ и Il> в которых третий бит

Х > является максимальным (вход Х> блока 3 мультиплексоров должен быть соединен с выходом Y>), Блок 5 анализа результатов синтезирован в соответствии с таблицей определения перестановок битов.

Во втором столбце таблицы помещены биты первой кодовой неравнозначности, а в колонке 1 - соответствующие им номера перестановок. Третий столбец содержит коды битовых срезов, поступающие на входи 7 устройства в момент времени t;>($;,а ; (Я которые не изменяют соответствующих перестановок первых кодовых неравнозначностей. Так, если первая неравнозначность была 001, то последующие коды битовых срезов. 110, 000 и 111 не изменяют перестановку П или П

Возможны три случая повторения перестановок первой кодовой неравнозначности. Первый случай — случай повторения поступления первой кодовой неравнозначности. В блоке анализа результатов (фиг. 3) он определяется с помощью дешифратора 92 одной единицы, наличие сигнала с выхода которого сигнализирует о необходимости поворота предыдущей перестановки. Второй случай связан с равенством всех трех битов в битовом срезе (коды 000 и 111) и реализуется элементом И 87, сигнал с выхода которого подтверждает, что триггер

29 (фиг. 2) находится в. единичном состоянии (наличие кода 000 или 111 на информационных входах 7 устройства). Третий случай соответствует равенству двух других битов в битовом срезе. Например, если первая кодовая неравнозначность 001 (XqvX<= — X ), то при поступлении кода 110

1076900

0 1

0 1

1 0.0

1 0

0 0

0 0

П1

1 0 перестановка П не должна изменяться

Это условие определяется элементом

ИЛИ 65 (фиг. 3) . Анализ указанных случаев (условий) выполняется после формирования блоком 6 управления сигнала 18 на выходе элемента 42 задержки (фиг. 2).

Если эти три условия отсутствуют, то сигнал 13 на выходе элемента

ИЛИ 66 (фиг. 3) поступает в блок управления (фиг. 2) для формирования сигнала 19 на выходе элемента

И 39, определяющего наличие ввода в устройство второй кодовой неравно значности и выполняющего подключение узла определения перестановки второй кодовой неравнозначности (элементы

И 67-78 и элементы ИЛИ 47-58 через элементы И 79-84 к элементам ИЛИ

59-64 (фиг. 3) . Узел определения перестановки второй кодовой неравнозначности построен в соответствии со значениями кодов второго и, третьего столбцов таблицы путем анализа сигналов дешифрации этих кодов.

После обнаружения второй кодовой неравнозначности блоком управ.ления на выходе 20 (фиг. 2) формируется сигнал, запрещающий дальнейший прием кодовых последовательностей на входы дешифратора 1 фиг. 1) и сообщающий об окончании сравнения трех кодов чисел.

Описанная методика синтеза устройства для распределения информации может быть использована для построения устройства сортировки че5 тырех, восьми и т.д. кодов чисел.

Устройство для распределения информации можно применять и в качестве многоканального коммутатора с децентрализованной настройкой в тех случаях, когда является запрещенным неординарное соединение одного какого-либо выхода коммутатора с его . несколькими входами, т.е. когда требуется, чтобы коды адресов, посту15 пающие на входы устройства, были все раз ные.

В предлагаемом устройстве по сравнению с прототипом сокращено

20 количество оборудования. TaK KaK оно не требует наличия сложных компараторов для обработки информации параллельно по словам и параллельно по разрядам. Кроме того, по сравнению с прототипом, выполняющим выбор од" ного какого-либо числа (большего, среднего, меньшего), устройство для распределения информации осуществляет более общий случай упорядочения всех чисел и может выполнять

ЗО функции многоканального коммутатора.

Продолжение таблицы

0

0

0

0

0 .70, 1076900

17

21

1076900 к у х

61 Ур к gz х у

Хг <Хг <Х1

ВНИИПИ Заказ 749/45, Тираж 699 Подписное

Филиал ППП "Патент", r. Ужгород, ул.Проектная, 4

Оу

Ь х У х уу

Puz. 3 7р

g1 Ç- У1

Xz Y

Ф Уз

Х1 <Ру (Ag

Юу и> хр--.» ®

Xg CA) <Ар

r9g