Устройство для контроля многовыходных цифровых узлов

Устройство для контроля многовыходных цифровых узлов

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСН ИХ

РЕСПУБЛИК (19) (! И

1(5I) G О 6 " 11/22

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21 ) 3426762/18-24 (22) 22.04.82 (46) 28.02.84. Бюл. Р 8 (72) А.Н.Тарасенко (71) Донецкий ордена Трудового Красного Знамени политехнический институт (53) 621.325(088.8) (56) 1 ° Авторское свидетельство СССР

Р 817721, кл. G 06 F 11/22, 1979.

2. Авторское свидетельство СССР по заявке 9 3386978/18-24, кл,. G 06 F 11/22, 05.02.82 (прототип). (54) (5-7) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

ИНОГОВЫХОДНЫХ ЦИФРОВЫХ УЗЛОВ, содержащее группу сумматоров по модулю два, выходы которых подключены к группе входов блока свертки по модулю два, сумматор по модулю два, регистр сдвига, выход которого подключен к входу индикатора кодов и первому входу сумматора по модулю два, вторым входом соединенного с выходом блока свертки по модулю два, а выходом с информационным входом регистра сдвига, и многоканальный анализатор, включающий группу входных компараторов, первые входы которых явЛяются группой инфор мационных входов устройства, элемент И, входной компаратор сигнала синхронизации, первый вход которого является входом синхронизации устройства, блок выборки, соединенный выходом через блок преобразования информации с входом блока индикации, делитель частоты, счетчик цифровой задержки, компаратор кодов, выходом соединенный через блок запуска с первыми входами делителя частоты и счетчика цифровой задержки, а первой и второй группами входов соответственно с выходами входных ком;параторов группы и группой выходов переключателя выбора запускающего кода, группу регистров сдвига, выходы последовательного кода которых подключены к группе входов блока выборки, а входы синхронизации к выходу элемента И, первым входом подключенного к выходу делителя частоты, а вторым входом к выходу входного компаратора сигнала синхронизации и второму входу счетчика цифровой задержки, выход которого соединен с вторым входом делителя частоты, и потенциометр установки уровня, вход которого соединен с вторыми входами входных компараторов группы и входного компаратора сигнала синхронизации, о т л и ч аю щ е е с я тем, что, с целью сокращения аппаратурных затрат, в него введен переключатель выбора режима, причем первая группа входов переключателя выбора режима соединена с выходами входных компараторов группы многоканального анализатора и первыми входами сумматоров по модулю два группы, выходы которых подключены к второй группе входов переключателя выбора режима, а вторые входы — к выходам параллель ного кода регистров сдвига группы многоканального анализатора, информационные входы которых соединены с группой выходов переключателя выбора режима и третьей группой входов подключенного к шине логического нуля, вход синхронизации регистра сдвига соединен с выходом элемента И многоканального анализатора.

1076908

Изобретение относится к цифровой вычислительной технике и может быть использовано для поиска неисправностей в сложных цифровых логических схемах автоматики и вычислительной техники

Известно устройство для контроля многовыходных цифровых узлов, содержащее генератор тестов, контролируемую логическую схему, последовательно соединенные группу сумматоров по модулю два и группу регистров сдвига, блок свертки по модулю два, сумматор по модулю два, регистр сдвига и индикатор кодов (1) .

Недостатком данного устройства является низкая информативность кода, высвечиваемого на индикаторе, так как такой код (сигнатура) не указывает ни характеристик обнаруженной ошибки случайная или устойчивая, одиночная или многократная и т.д.), ни места возникновения ошибки в контролируемой схеме, т.е. устройство не позволяет выполнять анализ временных диаграмм двоичных последовательностей на выходе контролируемой схемы, Наиболее близким к предлагаемому по технической сущности является устройство для контроля многовыходных цифровых узлов, содержащее гене ратор тестов, сумматор по модулю два, регистр сдвига, две группы сумматоров по модулю два, группу регистров сдвига, блок свертки по модулю два, индикатор, многоканальный логический анализатор и элемент И, причем первые информационные входы сумматоров по модулю два первой группы соединены с соответствующими выходами контролируемого блока, первые информационные входы сумматоров по модулю два второй группы соединены с соответствующими выходами генератора тестов, группа информационных входов каждого сум-. матора по модулю два групп соединена Ь соответствующими информационными выходами соответствующ гo регистра сдвига группы, подключенными к информационным выходам сумматора по модулю два групп, установочные входы регистров сдвига подключены к первому выходу генератора тестов, выходы сумматоров по модулю два групп связаны с соответствующими входами блока свертки по модулю два, выход которого соединен с первым информационным входом сумматора по модулю два, группа информационных входов которого подключена к соответствующим информационным выходам регистра сдвига, подключенным к выходу сумматора по модулю два, выходы регистра сдвига соединены с входами индикатора, группа выходов генератора тестов подключена к соответствующим входам контроли30

65 руемого блока, первая и вторая группы информационных входов многоканального логического анализатора соединены соответственно с группой выходов генератора тестов и группой выходов контролируемого блока, синхронизирующий вход многоканального логического анализатора связан с вторым выходом генератора тестов и первым входом элемента И, второй вход которого подключен к выходу многоканального логического анализа тора, выход элемента И соединен с управляющими выходами всех регистров сдвига. Многоканальный логи=-.еский анализатор содержит группу входных компараторов, потенциометр установки уровня, компаратор кодов, переключатель выбора запускающего слова, делитель, группу узлов памяти, схему выборки, схему преобразования информации, индикатор, счетчик цифровой задержки и элемент И-НЕ (2) .

Недостаток известного устройства обусловлен большими аппаратурными затратами.

Цель изобретения — сокращение аппаратурных затрат.

Поставленная цель достигается тем, что в устройство для контроля многовыходных цифровых узлов, содержащее группу сумматоров по модулю два, выходы которых подключены к группе входов блока свертки по модулю два, сумматор по модулю два, регистр сдвига, выход которого подключен к входу индикатора кодов и первому входу сумматора по модулю два, вторым входом соединенного с выходом блока свертки по модулю два, а выходом с информационным входом регист ра сдвига, и многоканальный анализатор, включающий группу входных компараторов, первые входы которых являются группой информационных вхо. дов устройства, элемент И, входной компаратор сигнала синхронизации, первый вход которого является входом синхронизации устройства, блок выборки, соединенный выходом через блок преобразования информации с входом блока индикации, делитель частоты, счетчик цифровой задержки, компаратор кодов, выходом соединенный через блок запуска с первыми входами делителя частоты и счетчика цифровой задержки, а первой и второй группами входов соответственно с выходами входных компараторов груп пы и группой выходов переключателя выбора запускающего кода, группу регистров сдвига, выходы последовательного кода которых подключены к группе входов блока выборки, а входы синхронизации — к выходу элемента И, первым входом подключенного к выходу

1076908

Делитель 12 частоты содержит счетчик 26, элемент НЕ 27 и элемент И 28, Счетчик 13 цифровой за.держки может быть выполнен в виде многодекадного счетчика 29, переключателя 30 установки задержки и элементов И 31 и 32 (фиг. 2). На

65 делителя частоты, а вторым входом к выходу входного компаратора сигнала синхронизации и второму входу счетчика цифровой задержки, выход которого соединен с вторым входом делителя частоты, и потенциометр

5 установки уровня, вход которого соединен с вторыми входами входных компараторов группы и входного компаратора сигнала синхронизации, введен переключатель выбора режима, при 10 чем первая группа входов переключателя выбора режима -соединена с выходами входных компараторов группы многоканального анализатора и перными входами сумматоров по модулю два 15 группы, -выходы которых подключены к второй группе входов переключателя выбора режима, а вторые входы — к выходам параллельного кода регист.— ров сдвига группы многоканального анализатора, информационные входы которых соединены с группой выходов переключателя выбора режима и третьей группой; входов подключенного к шине лОгическОгО нуля ВХОД синхронизации регистра сдвига соединен с выходом элемента И многоканального анализатора.

На фиг. 1 представлена блок-схема предлагаемого устройства, на фиг. 2 — функциональные схемы блока запуска, делителя частоты и счетчика цифровой задержки многоканального анализатора; на фиг. 3 и 4 функциональные схемы блока выборки и блока преобразования информации.

Устройстно содержит (фиг. 1) вход ной компаратор 1 сигнала синхронизации и входные компараторы 2 группы многоканального анализатора 3, регистры 4 сдвига группы, блок 5 сверт 40 ки по модулю два, сумматор 6 по модулю дна, регистр 7 сдвига, индикатор 8 кодов, компаратор 9 кодов, переключаетль 10 выбора запускающего кода, блок 11 запуска, делитель 12 45 частоты, счетчик 13 цифровой. задержки, элемент И 14, блок 15 выборки, блок 16 преобразования информации,. блок 17 индикации, потенциометр 18 установки уровня, сумматоры 19 по 50 модулю два группы и переключатель 20 выбора режима. На фиг. 1 показаны также информационные входы 21 и вход 22 синхронизации устройства, . входы 23 синхронизации регистров 4 и 7 сдвига, вход 24 начальной установки устройства и входы 25 начальной установки регистрон 4 и 7 сдвига фиг. 2 показаны нход 33 блока 11 запуска, второй вход 34 счетчика 13 и выход 35 элемента И 14. Блок 11 запуска состоит из триггера 36 и кнопки 37 "Запуск".

Вход установки единицы триггера 36 соединен с входом 33, а вход сброса триггера 36 и вход 38 сброса счетчика 26 — с выходом кноп ки 37 "Запуск".

Выход счетчика 29 соединен с пер. ным (запрещающим) входом элемента И 31 и первым входом элемента И 32 ° Счетный вход счетчика .29 соединен с выходом элемента И 31, а вход установки числа счетчика 29 соединен через переключатель 30 с кнопкой 37. Второй вход элемента И 31 соединен с выходом триггера 36. Третий вход элемента И 31 и второй вход элемента И 32 соединены с выходом входного компаратора 1, установленного в цепи распространения сигналов синхронизации.

Блок 11, делитель 12 и счетчик 13 используются для формирования измерительного интервала времени как в многоканальных логических анализаторах. .Блок 15 выборки (фиг. 3) содержит генератор 39 импульсов, первый 40 и второй 41 регистры циклического сдвига, группу элементов И 42, собранных в матрицу, элемент ИЛИ 43. На фиг. 3 обоэначеиы входы 44 группы входов блока и выход 45 блока 15 выборки, Блок 16 преобразования информации (фиг. 4) содержит генератор 46 напряжения синусоидальной формы, делитель-формирователь 47, первый 48 и второй 49 счетчики-делители,перный 50 и второй 51 цифроаналоговые преобразователи, первый 52 и второй 53 усилители, суммирующие резисторы 54-57, фазосдвигающий конденсатор 58, транзисторный ключ 59, вход 45 и выходы 60, которые соединяются с входами блока 17 индикации.

Устройство работает в режимах установления факта наличия неисправности, анализа логических состояний и анализа логических временных диаграмм.

Информационные входы 21 устройства подключаются к соответствующим контрольным точкам исследуемого многоныходного цифрового узла, вход 22 синхронизации устройстна подключается к его выходам сигналов синхронизации. Входные компараторы 1 и 2 обеспечивают формирование нормированных импульсов из входных последовательностей и подачу их на входы сумматоров 19 и регистров 4 через переключатель 20 и на входы компаратора 9. Начальная установка регист1076908 ров 4 и 7 осуществляется по сигналу, поступающему на вход 24. Режим ра6оты устройства задается положением переключателя 20, В режиме установления факта наличия неисправности переключатель 20 устанавливает соединение между выходами сумматоров 19 и входами регистров 4. Входные двоичные последовательности от контрольных точек исследуемого цифрового узла поступают на первые входы входных компараторов 1 и 2 ° Вторые входы входных компа раторов 1 и 2 объединены и подключены к потенциометру 18, с помощью которого устанавливается уровень на- 15 пряжения, относительно которого разделяется уровень входных сигналов в соответствии с тем типом логичес ких микросхем, которые используются в контролируемом узле. Нормирован- 7П ные по выходным уровням двоичные последовательности- с выходов входных компараторов 2 поступают на входы сумматоров 19 и входы компаратора 9. Регистры 4 сдвига с обратными связями через сумматоры 19 по модулю два образуют группу генераторов псевдослучайной последовательнос ти по числу контролируемых каналов, С помощью генераторов псевдослучайной последовательности обеспечивается сжатие исследуемых последовательностей и формирование сигнатур, характеризующих работу контролируемого узла по двоичным последовательностям в каждой контрольной точке ° Дальнейшее сжатие информации для вычисле. ния контрольной сигнатуры для всех двоичных последовательностей каналов устройства обеспечивается с помощью блока 5, сумматора 6 и регист- 40 ра 7 сдвига с цепями обратных связей через сумматор 6. Регистр 7 и сумматор 6 организуют генератор псевдослучайной последовательности для формирования общей сигнатуры исследуе- 45 мых двоичных наборов по всем каналам.

Полученная сигнатура высвечивается с помощью индикатора 8 и сравнивается с эталонным значением, зафиксированным в технической документации 5() на контролируемое изделие.

Контролируемый цифровой узел признается исправным в случае совпадения значенийизмеренной и эталонной сигнатур. В противном случае осуществ-55 ляется поиск места неисправности по содержимому регистров 4 сдвига, установленных, в каждом канале, Опре. деление номера канала, содержащего неисправность, осуществляется по 60 результатам сравнения сигнатур, сформированных с помощью генераторов псевдослучайной последовательности, образованных регистрами 4 и суммато-, рами 19 с эталонными сигнатурами для кажцого канала. Высвечивание сигнатур для каждого канала осуществ ляется с помощью блока 17, входы которого через блоки 15 и 16 подключаются к выходам регистров 4, В качестве блока 17 может быть использован, например, электроннолучевой индикатор, как принято в логических анализаторах, В этом случае на экране электроннолучевой трубки будут воспроизведены в двоичном коде одновременно сигнатуры по всем каналам.

Запуск генераторов псевдослучайной последовательности в устройстве предусматривается по контрольному коду, характеризующему код запуска устройства, которая устанавли вается с помощью переключателя 10.

Момент совпадения запускающего слова, поступающего с выходов входных компараторов 2, с контрольным кодом определяется с помощью компаратора 9 кодов. формирование измерительного интервала осуществляется либо сразу после поступления запускающего слова на компаратор 9, либо после истечения времени задержки счетчика 13 (фиг. 2).

В первом случае с помощью переклю чателя 30 установки задержки набирается число 00, ° 00, При нажатии кнопки 37 в триггер 36 заносится логический О, счетчик 26 устанавливается в нулевое состояние, а в счетчик 29 вводится число 99...99. Нулевым уровнем с выхода триггера 36 через элементы И 28 и 31 запрещается работа делителя 12 и счетчика 13.

Кроме того, так как в счетчике 29 занесено число 99...99, его выходной сигнал запрещает через элемент И 31 поступление тактовых импульсов на его счетный вход и разрешает через элемент И 32 поступление тактовых импульсов на элемент И 28, на другой вход которого также поступает сигнал логической 1 через элемент HE 27 с выхода сброшенного счетчика 26.

На выходе счетчика 26 установлен сигнал логического нуля, который перебросится в противоположное значение при заполнении счетчика 26 в состояние 11 111

Когда поступает запускающее слово на компаратор 9, на выходе последнего появляется сигнал, обеспечивающий переключение триггера 36 в состояние логической 1. В этом случае обеспечи ваются условия поступления тактовых импульсов на вход счетчика 26 и на выход элемента И 14 и занесение информации в регистры 4 и 7. При заполнении счетчика 26 в состояние 11...111 на его выходе устанавливается уровень логической 1, в результате чего че1076908

50

Выборка осуществляется элементами И 42, управляемыми при помощи регистров 40 и 41 циклического сдви65 рез элемент НЕ 27 снимается уровень логической 1 на входе элемента И 28, запрещая поступление тактовых импульсов на вход счетчика 26 и выход элемента И 14.

Таким образом, завершается формирование измерительного интервала времени. При этом в регистрах 4 в за. висимости от положения переключателя 20 будут занесены либо сигнатуры информационных последовательностей по каждому каналу (включая и запуска ющее слово), либо сами последовательности за время работы счетчика 26.

В случае задержанного запуска на формирование измерительного интерва- t5 ла времени на переключателе 30 набирается количество тактов задержки.

Например, если необходимо задержать на 128 импульсов, то при нажатии кнопки 37 "Запуск" в начальное поло- 20 жение счетчика 29 вводится число

99...999-128 = 99...871, так как счетчик 29 работает на досчет до числа 99...999.

В этом случае при поступлении 25 запускающего слова, как и прежде, триггер 36 устанавливается в единичное состояние. Но так как на счетчике 29 еще не достигнуто значение

99...99, на первый вход элемента И 31 не поступает сигнал запрета, а на третий вход элемента И 28 не поступает сигнал разрешения работы счетчика 26. Поэтому после запускающего слова начнет работать на досчет до 99...99 счетчик 29, а после его заполнения включается двоичный счетчик 26, обеспечивая формирование задержанного изме рительного интервала времени.

Используя при повторных запусках наращивание времени задержки на величину емкости информационных регистров 4 или изменяя каждый раз значение запускающего слова, можно обеспечить последовательный про- 45 смотр пакетов информации или производить накопление сигнатур для длинных последовательностей.

Конкретная техническая реализация блока 15 выборки и блока 16 преобразования информации, показанных на фиг. 3 и 4, рассчитана на использование в блоке 17 электроннолучевой трубки в качестве индикатора.

Блок 15 выборки (фиг. 3) предназ- 55 начен для поочередного опроса разрядов регистров 4 и выдачи соответствующего логического сигнала на ключ блока l7, управляющий напряжением синусоидальной формы, подавае 60 мым на горизонтальные отклоняющие пластины электроннолучевой трубки. га для горизонтальной и вертикальной развертки. Регистры 40 и 41 управляются генератором 39 и выполнены так, что в каждом из них всегда циркулирует единица.

Таким образом, на одной из шин горизонтальной и вертикальной выборки всегда присутствует логическая 1, Элемент И 42, находящийся в перекрестке этих единиц, способен передавать информацию от выбранного разряда одного из регистров 4 по входу 44 через элемент ИЛИ 43 на общий выход 45.

Блок 16 преобразования информации (фиг. 4) служит для преобразования последовательной информации, поступающей с блока 15, в вид, удобный для воспроизведения на экран блока 17 индикации. Работа блока 16 осуществляется под воздействием генератора 46 синусоидального напряжения.

Сигнал прямоугольной формы, сформированный с помощью делителя-формирователя 47 (деление осуществляется на 2), поступает последовательно на первый 48 и второй 49 счетчики-делители (счетчик на 16) . Сигналы с выходов счетчиков 48 и 49 подаются на два цифроаналоговых преобразователя 50 и 51, напряжение с которых через первый 52 и второй 53 усилители подключается соответственно к вертикальным и горизонтальным отклоняющим пластинам электроннолучевой трубки индикатора блока 17. Так как на выходе усилителей 52 и 53 напряжение имеет ступенчато нарастающую форму, то на экране индикатора образуется точечный растр, Цифры (нули и единицы) на экране электроннолучевой трубки образуются при помощи фигур Лиссажу из си-. нусоидального напряжения, наложенного на точечный растр. Напряжение на вертикальные пластины с генератора 46 подается через усилитель 52 путем суммирования на резисторах 55 и 56 с выходным сигналом первого цифроаналогового преобразователя 50. На горизонтальные пластины поступает суммарное напряжение от второго цифроаналогового преобразователя 51 и сдвинутое по фазе на 90 . напряжение генератора 46. о

Суммирование напряжений на входе усилителя 53 осуществляется с помощью резисторов 56 и 57. Сдвиг синусоидального напряжения на 90 осуществляется конденсатором 58.

Синусоидальное напряжение на вход усилителя 53 поступает через транзис торный ключ 59, управляемый блоком 15, Если иэ блока 15 поступает сигнал, соответствующий логическо1076908

10 му 0, то транзистор 59 запирается и на индикатор 17 поступают оба сннусоидальных напряжения, образуя цифру нуль. Если сигнал соответствует логической 1, то транзистор открыт и на горизонтальные пластины синусоидальное напряжение не поступает, а на экране индикатора образуется цифра один.

Для синхронной работы блоков 15 и 16 работа регистров 40 и 41 может осуществляться сигналом поступающим с выхода делителя-формирователя 47.

После определения номера канала с неисправностями по результатам сравнения с эталонными сигнатурами каналов уточнение места ошибки во времени в двоичной последовательности входных сигналов осуществляется в режимах анализа логических состояний и анализа логических временных диаграмм. В этом случае переключатель 20 группы устанавливается в состояние, при котором выходы входных компараторов 2 соединяются с входами регистров 4. При этом разрываются цепи обратных связей генераторов псевдослучайных последовательностей и регистры 4 используются в качестве элементов памяти с последовательным продвижением информации беэ сжатия, т.е. устройство используется как обычный логический анализатор.

В режимах анализа логических состояний и логических временных диаграмм контролируемые последовательности .через входные компараторы 2 поступают на входы регистров 4, выполняющих роль элементов памяти каналов, и на входы компараторов 9.

Запоминание входных последовательностей в каждом канале осуществляется на регистрах 4 каналов при наличии тактовых импульсов на входах 23, поступающих через элемент И 14 со входа 22. Выбор участка контролируемых последовательностей для детального анализа осуществляется путем задания значения запускающего слова на переключателе 10, а также значения цифровой задержки .на счетчике 13.

В режиме анализа логических состояний работа блока 16 преобразования информации осуществляется также, 5

55 как в режиме установления факта наличия неисправности ° Выходная информация, представленная на экране блока 17 в виде логических 0 и

1, сравнивается с таблицей истинности для эталонной последовательности контролируемого цифрового узла.

В режиме анализа логических временных диаграмм блок 16 вырабатывает на выходе усилителя 53 горизонтальной развертки дополнительное пилообразное напряжение, служащее для развертки при представлении информации в виде квазивременной диаграм мы. При этом сигнал с цифроаналогоного преобразоватеЛя 51 отключается и на экране индикатора вырисовывается временная диаграмма исследуемых входных последовательностей.

Сравнение квазивременной диаграммы, представленной на экране индикатора, с эталонной для исследуемого цифро-. вого узла осуществляется оператором также, как и при работе с многолучевым осциллографом.

Таким образом, контроль временных диаграмм и поиск неисправностей в многовыходных цифровых узлах с помощью предлагаемого устройства осуществляется в следующей последовательности: установление факта наличия неисправности в контролируемом узле с помощью группы генераторов псевдослучаных кодов, блока свертки по модулю два и генератора псевцослучайных кодов с первым индикатором, обнаружение места неисправности в канале (номера канала)с помощью параллельно работающих генераторов псевдослучайных кодов и второго индикатора, обнаружение места неисправности во времени путем использования режима анализа логических состояний и анализа логических временных диаграмм участков входных последовательностей, Применение в предлагаемом устройстве переключателя выбора режима поз-воляет использовать одну и ту же группу регистров в качестве генератора. псевдослучайных кодов для установления факта наличия неисправности в контролируемой последовательности и в качестве элементов памяти для анализа логических состояний и логических диаграмм, что приводит к сокращению аппаратурных затрат и повышению эффективности использования оборудования устройства по сравнению с прототипом, 1076908

1076908

Put. J

Составитель В.Вертлиб

Техред С.Легеза Корректор О.Билак

Редактор А.Огар

Филиал ППП "Патент", г.ужгород, ул,Проектная, 4

Закаэ 750/46 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5