Устройство для дифференцирования

Устройство для дифференцирования

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ ДИФФЕРЕНЦИ РОВАНИЯ, содержащее блок умножения, два сумматора, блок сравнения и элемент И, отличающееся тем, что, с целью повышения быстродействия , в него введены два элемента ИЛИ, две группы элементов ИЛИ, блок вычисления обратной величины, семь групп элементов И, элемент задержки, триггер, счетчик, дешифратор и группа элементовИ-НЕ, причем входы приращений подынтегральной функции устройства соединены с первыми входами элементов И первой и второй групп, выходы элементов И второй группы-соединены с входами первого слагаемого первого сумматора, вход запуска устройства соединен с nepBfcjMдвходом первого элемента ИЛИ и через элемент згшержки подключен к первому входу второго элемента ИЛИ и входу установки в единицу триггера, выход которого соединен с первым входом элемента И, выход которого соединен со счетным входом счетчика, выходы которого соединены со входами дешифратора, первый выход которого подклю ен к первым входам .элементов И третьей и четвер1;ой групп, второй выход дешифратора соединен со вторыми входами элементов И второй группы и первыми входами Элементов И-НЕ группы, выходы которых соединены со входами второго слагаемого первого сумматора, выходы которого подключены к первым входам элементов И пятой группы, выходы которых соединены с первыми входами элементов ИЛИ первой группы, выходы которых соединены с входами первого сомножителя блока умножения, входы приращений аргумента устройства подключены ко вторым входам.элементов И третьей группы и входам блока вычисления обратной величины, выходы которого соединены с первыми входами элементов И шестой группы, выходы которых соединены с первыми входгили элементов ИЛИ второй группы, выходы которых подключены к входам второго сомножителя блока умножения, выходы которого соединены со вторыми входами элементов И-НЕ группы и первыми входами элементов И седьмой группы, выходы которых соединены со входами блока сравнения и второго сумматора, в выходы которого соединены со вторыМИ входами элементов И четвертой группы, выходы которых соединены со н : вторыми входами элементов ИЛИ первой: группы, третий выход дешифратора со-; единей со вторыми входами элементов ( И пятой группы и вторым входом I f первого элемента ИЛИ, выход которого| И шестой группы, четвертый выход дешифратору соединен со вторым вхрдом Ю второго элемента ИЛИ, выход которого подключен ко вторым входам элементов И седьмой группы, выход блока сравнения соединен с входом установки в ноль триггера, второй вход элемента И подключен к тактовому входу устройства , вход эапуска устройства соединен со вторыми входами элементов .,И первой группы, выходы которых соединены с третьими входами элементов ИЛИ первой группы, выходы элементов И третьей группы соединены ср вторыми входами элементовИЛИ второй группы.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

3(51) G 06 F 7 64

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3540240/18-24 (22) 1.1. 01. 83 (46) 15. 03. 84 . Вюл. 9 10 (72) В.Е. Золотовский, P . Â.Êîðîáêîâ и Г.Ш.Аветисов (7l) Таганрогский радиотехнический институт им. В.Д.Калмыкова (53). 681.32(088.8) (56),l. Авторское свидетельство СССР ,.Р 355631, кл. G 06 F 7/64, 1969.

2. Авторское свидетельство СССР

В 543000, кл. G 06 F 7/64, 1977 (прототип) . (54)(57) УСТРОЙСТВО ДЛЯ ДИФФЕРЕНЦИ!+

РОВАНИЯ, содержащее блок умножения, два сумматора, блок сравнения и элемент И, отличающееся тем, что, с целью повышения быстродействия, в него введены два элемента ИЛИ, две группы элементов ИЛИ, блок вычисления обратной величины, семь групп элементов И, элемент задержки, триггер, счетчик, дешифратор и группа элементов И-НЕ, причем входы приращений подынтегральной функции устройства соединены с первыми входами элементов И первой и второй групп, выходы элементов И второй группы. соединены с входами первого слагаемого первого сумматора, вход запуска устройства соединен с первым входом первого элемента ИЛИ и через элемент задержки подключен к первому входу второго элемента

ИЛИ и входу установки в единицу триггера, выход которого соединен с первым входом элемента И, выход которого соединен со счетным входом счетчика, выходы которого соединены со входами дешифратора, первый выход которого подключен к первым входам ,элементов И третьей и четвертой групп, второй выход дешифратора соединен со вторыми входами элементов

И второй группы и первыми входами

,элементов И-НЕ группы, выходы кото рых соединены со входами второго слагаемого первого сумматора, выходы которого подключены к первым входам элементов И пятой группы, выходы .которых соединены с первыми входами элементов ИЛИ первой группы, выходы которых соединены с входами первого сомножителя блока. умножения, входы приращений аргумента устройства подключены ко вторым входам элементов

И третьей группы и входам блока вычисления обратной величины, выходы которого соединены с первыми входами элементов И шестой группы, выходы которых соединены с первыми входами элементов ИЛИ второй группы, выходы . которых. подключены к входам второго ф сомножителя блока умножения, выходы .которого соединены со вторыми входами элементов И-НЕ группы и первыми входами элементов И седьмой группы, выходы которых соединены со входами блока сравнения и второго сумматора, Я ! выходы которого соединены со вторы мн входами элементов И четвертой

1 группы, выходы которых соединены со вторыми входами элементов ИЛИ первой . группы, третий выход дешифратора со- единен со вторыми входами элементов

И пятой группы и вторым входом первого элемента ИЛИ, выход которого,, подключен ко вторым входам элементов 1 М

И шестой группы, четвертый выход дешифратора соединен со вторым входом второго элемента ИЛИ, выход которого подключен ко вторим входам элементов

И седьмой группы, выход блока сравнения соединен с входом установки в ноль триггера, второй вход элемента

И подключен к тактовому входу устройства, вход запуска устройства соединен со вторыми входами элементов ,.И первой группы, выходы которых соединены с третьими. входами элементов ИЛИ первой группы, выходы элементов И ,третьей группы соединены со вторыми входами элементов ИЛИ второй группы.

1080142

Изобретение относится к вычислительной технике и может быть использовано при разработке специализированных вычислительных устройств:

Известно устройство для взятия производной, содержащее блок умножения, первый и второй сумматоры, элементы И и регистр производной (1) .

Это устройство характеризуется недостаточной точностью и повыаенной сложностью. 10

Наи более близ ким к предлагаемому по технической сущности является устройство для дифференцирования, содержащее блок формирования приращений, схему умножения, первый и вто — 15 рой сумматоры, регистр производной, схемы сравнения и схемы совпадения.

Причем выходы блока формирования приращений и множительного устройства соединены со входами первого суммато-70 ра, выход сумматора соединен со входом схемы сравнения и через схему совпадения, второй вход которой соединен с выходом схемы сравнения, соединен с выходом регистра, а выход - со входом регистра (2) .

Однако-такое устройство характери зуется достаточно низким быстродействием.

Целью изобретения является пойышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство, содержащее блок умножения, два сумматора, блок сравнения и элемент И, введены два элемента ИЛИ, две группы элементов ИЛИ, 35 блок вычисления обратной величины, семь групп элементов И, элемент задержки, триггер, счетчик, дешифратор и группа элементов И-НЕ, причем входы приращений подынтегральной 40 функции устройства соединены с первыми входами элементов И первой и второй групп, выходы элементов И второй группы соединены с входами первого слагаемого первого сумматора, 45 вход запуска устройства соединен с первым входом первого элемента ИЛИ и через элемент задержки подключен к первому входу второго элемента ИЛИ и ,входу установки в единицу триггера, выход которого соединен с первым входом элемента И,выход которого соеди.нен со счетным входом счетчика, выходы, йоторого соединены со входами дешиф.Ратора, первый выл которого под- 55 ключен к первым входам элементов И третьей н четвертой групп, второй выход дешифратора соединен со вторыми входами элементов И второй группь3 и первыми входами элементов И-НЕ группы, выходы которых соединены со 60 входами второго слагаемого первого сумматора, выходы которого подключены к первым входам элеменгов И пятой группы, выходы которых соединены с первыми вхддами элементов ИЛИ первой )5 группы, выходы которых соединены с входами первого сомножителя блока умножения, входы приращений аргумента устройства подключены ко вторым входам элементов И третьей группы и входам блока вычисления обратной величины, выходы которого соединены с первыми входами элементов И шестой группы, выходы которых соединены с первымя входами элементов ИЛИ второй группы, выходы которых подключены к входам второго сомножителя блока умножения, выходы которого соединены со вторыми входами элементов И-НЕ группы и первыми входами элементов

И седьмой группы, выходы которых соединены со входами блока сравнения и второго сумматора, выходы которого соединены со вторыми входами элементов И четвертой группы, выходы которых соединены со вторыми входами элементов ИЛИ первой группы, третий выход дешифратора,соединен со вторыми входами элементов И пятой группы и вторым входом первого элемента

ИЛИ, выход которого подключен ко вторым входам элементов И шестой группы, четвертый выход дешифратора соединен со вторым входом второго элемента ИЛИ, выход которого подключен ко вторым входам элементов И седьмой группы, выход блока сравнения соединен с входом установки в ноль триггера, второй вход элемента И подключен к тактовому входу устройства, вход запуска устройства соединен со вторыми входами элементов И первой группы, выходы которых соединены с третьими входами элементов

ИЛИ первой группы, выходы элементов

И третьей группы соединены со вторыми входами элементов ИЛИ второй группы °

На чертеже приведена блок-схема предлагаемого устройства.

Устройство содержит входы 1 приращений подынтегральной функции, первую и вторую группы элементов И 2 3 вход 4 запуска устройства, первый элемент ИЛИ 5, элемент 6 задержки, входы 7 приращений аргумента, блок 8 вычисления обратной величины, третью группу элементов И 9, дешифратор 10, четвертую и пятую группы элементов Й

11,12, группу элементов И-НЕ 13, второй элемент HJlH 14, шестую группу элементов И 15, первую и вторую группы элементов ИЛИ 16,17, блок 18 умножения, седьмую группу элементов

И 19, первый и второй сумматоры 20, 21, блок 22 сравнения, триггер 23, элемент И 24, — счетчик 25, тактовый вход устройства 26.

Вход 1 устройства соединен со входами элементов И 2,3. Вход устройства 4 соединен со входами элементов

И 2, элемента ИЛИ 5 и элемента задержки 6. Вход устройства 7 соединен

1080142 со входом блока 8 и входом элементов

И 9. Выходы дешифратора 10 соединены со входами элементов И 3,9,11,12, элементов И-НЕ 13 и элементов ИЛИ

5,14. Входы элементов И 15 соединены с выходЬм элемента ИЛИ 5 и блока 8.

Выходы элементов И 2,11,12 и элементов И 9,15 через элементы ИЛИ 16,17 соединены со входами блока 18. Выход блока 18 соединен со вкодамн элементов И 13, 19. Выходы элементов И 3, 10 элементов И-НЕ 13 соединены со входами сумматора 20, выход последнего соединен со входом элементов И 12.

Выход элемента ИЛИ 14 соединен со входом элемента И 19, выход последне-14 го через сумматор 21 соединен со входом элемента И 11 и блока сравнения 22. Выход блока сравнения 22 и элемента задержки 6 соединен со входом триггера 23, выход последнего гр через элемент И 24 соединен со входом счетчика 25. Второй вход элемента И

24 соединен со входом устройства 26.

Выход счетчика 25 соединен со входом дешифратора 10. В качестве блока 8 вычисления обратной величины удобно испольэовать постоянное запоминающее устройство (ПЗУ) .

Операция дифференцирования выполняется следукшим образом.

Приращения дифференцируемой функции АП поступают на вход 1, приращения аргумента 4 Х поступают на вход

7. На вход 4 поступает сигнал запус ка II> . От приращения АХ отделяется

m старших разрядов, которые поступают на адресные входы постоянного запоминающего устройства (ПЗУ) . Обоэначим щ старших разрядов приращения .А Х через а Х, младшие разряды обоз% начим - E . .На входе ПЗУ. 8 формирует- 40 ся величина-1-„-. Сигнал запуска ст-ах крывает элементы И 2,15, на входы блока умножения через элементы ИЛИ

16, 17 поступают величины д U u t l4X . 45

В блоке 18 формируется первое приближение производной ац, ах" ах-6 .

По завершении операцйи умножения сигнал запуска, задержанный элементом задержки б, П переводит триггер

23 в единичное состоянием одновременно проходит через элемент ИЛИ 14 и открывает элементы И 19. Величина

Ч< записывается в сумматор 21, преднаэначенн и для накопления производной..На этом эаканаивается нулевой (подготовительный) шаг вычисления.

Устройство переходит к выполнению 60 первого шага. Триггер 23, переведенный в единичное состояние сигналом открывает элемент И 24 и . на вход счетчика 25 со входа 26 поступает главная тактовая серия. Счетчик подсчитывает номера тактов и на вы= ходах дешифратора формируются серии управляющих сигналов П»,, П, П,П4.

Сигнал П открывает элементы И 9,11 и на входы блока 18 поступают полноI разрядное приращение АХ со входа 7 н величина Ч из сумматора 21. В блоке

18 формируется величина

Y АХ= „.АU. а0 ах"

Сигнал Пг открывает элементы И 3 и элементы И-НЕ 13. На входы сумматора 20 поступают приращение д0 н инверсия произведенияЧ АХ. В сумматоре 20 формируется величина

R,- аб инв((,ах)-а()- (,а()

Сигнал П открывает элементы И

12,15 н на входы сомножителя через элементы ИЛИ 16,17 поступают величи1 ны R и †-к, где и перемножаются. дХ

Формируется приращение производной й» ъ а LID . Сигнал П4 открывает элементы И 19 и приращениеаЧ,поступает на вход сумматора 21, где складывается с величиной Ч» . Формируется второе приближение производной

1 =Ч, +4Ч».

Одновременно приращением(поступает в блок 22 сравнения, где сравнивается с допустимой погрешностью.

На этом выполнение первого шага заканчивается. Если.АЯ1й Р то samoaняется следующий шаг вычислений.

По сигналу П формируется в блоке

18 произведение

Чгд" °

По сигналу П в сумматоре 20 вычисляется значение

Иг < Ь ц-цг д М»

По сигналу П в блоке 18 формируется второе приращение

"г

По сигналу П„" формируется. третье приближение производной

Чз= Чг+ АЧг и одновременно величинааЧ сравнивается с допустимой погрешностью tI).

Выполнение второго шага закончено.

Уточнение производной продолжается до тех пор, пока не будет достигнута заданная точность. как только.аЧ,с/3, блок сравнения 22 переводит триггер

23 в нулевое состояние. Элемент И

24 закрывается, счетчик 25 останавли- вается, генерирование сигналов

61 П П П4 прекращается. Искомая . производная находится в сумматоре 21.

Покажем, что скорость сходимости указанного устройства Окажется eyIIIenвенно выше сходимости прототипа.

Нулевой шаг

1080142

Погрешность нулевого шага . ф,- —,)- д0 ЕьО

Ф

Первый шаг

:дО ьц 1 1 ац — Y = — — laU- — а

<3х ак" ьх-gL ьк" Р

du 1 aUKL

lqii=lY д,(*,„(,„.,Ъ.

Аналогичным образом находим для второго шага.. (И a 0Q — "" ü=Ъ " .,1ь1. дк аХ аХ-р и для.некоторого 1-го шага

- -"l " ьк!ах-а)

Величинами.представляет собой

,Младшие разряды приращения Ь Х. приращения ь 0 и .ь х удобно иметь нор" малиэованными, тогда 8 Й 2аХ и

LU йХ 1,1- Я-

На практике обычно 2 мало, позто10 му аU 41

ax, зо

Если "") „а1, то каждый новый шаг позволяет определить следующие щ верных разрядов. При m=8 и n=l6 для получения 16 верных разрядов проЧ ,изводйой достаточно всего два шага, 35

: рфй m 8 и n=32 - четыре шага и т.д.

Скорость сходимости предлагаемого

:устройства выше скорости сходимости прототипа при m=8, как минимум, в четыре раза.

Если в=8, то емкость ПЗУ составит

256 слов. Длина слова может составлять и разрядов. В этом случае вели 1 чина -„-х представляется полноразрядным словом с погрешностью 2 . Однако для сокращения емкости ПЗУ удобно сокращать разрядную сетку величины(/а,, ограничивать ее К разрядами. Сокращение разрядной сетки не снижает заметно скорость сходимости процесса.

При таком сокращении погрешность дифференцирования описывается следующими выражениями:

hX аx -E

+ -к Š—.х (к- ) " („.,р ьц 1: .. к ах дГ Р (ах" и так далее

1 Можно ограничить К 8-l6 раэрядаим.

Тогда ПЗУ может быть выполнено в одной микросхеме (современный уровень. электроники позволяет получать ПЗУ емкостью 4-16 Кбит в корпусе) . Следовательно, объем устройства увеличится незначительно, а быстродействие его возрастет существенно. При ис-. пользовании прототипа получение точности 0 0090001 потребовало бы более

30 шагов. Быстродействие устройства

:увеличивается в 10 раз.

1080142

Сосгавитель A.×åêàíîâ

Редактор С.Тимохина ;Техред A.Êèêåìåçåé Корректор А.Зимокосов

:3aicaa 1339/49 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

--т

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4