Устройство для спектрального анализа

Устройство для спектрального анализа

Иллюстрации

Показать все

Реферат

 

1. УСТРОЙСТВО ДЛЯ СПЕКТРАЛЬНОГО АНАЛИЗА, содержащее квантователи блока преобразования, информационные входы которых подключены к входной шине устройства, управляющие входы соединены с соответствующими выходами коммутатора блока управления , а информационные выходы с входами запоминающих ячеек блока памяти, при этом вход коммутатора соединен с выходом генератора блока управления, и матрицы вычислительных ячеек, причем первый и второй выходы вычислительных ячеек первой матрицы являются выходг1МИ устройства, о тличающеес я тем, что, с целью упрощения устройства, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы каждой из первых трех вычислительных ячеек (адреса 1(-0,1,2 ) первой матрицы соединены с соответствующими первым и вторым выходами первых четырех вычислительных ячеек второй матрицы (k 0,1,2,3 ), а первый, второй , третий, четвертый, пятый, шёс той, седьмой и восьмой входы каждой последующей пары вычислительных ячёек первой матрицы (,4; 5,6; 7 ,В; ... I соединен с соответствующими первым и вторым выходами вычислительных ячеек каждой последующей четверки вычислительных ячеек второй матрицы (,5,6,7f 8,9,10,11;...), при этом у остальных матриц, за исключением последней, первый и второй выходы каждой К-й вычислительной ячейки предыдущей матрицы в пределах , периода повторения связей двух соседних матриц по их высоте соединены с соответствующими первым, вторым, третьим, четвертым, пятым, шестым, седьмы и восьмым входами (k+2)t вычислительных ячеек последующей матрицы (р 2,3,... - номер последующей i из двух матриц вычислительных ячеек П - 0,1,2,3,... ), причем входы -й (Л вычислительной ячейки последней матрицы соединены соответственно с выходами к-й и -и запоминающих ячеек блока памяти при Pog-2N - нечетном (N - число входов устройства) или с k+ тп запоминающими ячейками блока памяти при четном, а период связей па высоте матриц вычислительных ячеек равен (т-номер матСХ ) рицы вычислительных ячеек) . to к 2. Устройство по п. 1, о т л ичающееся тем, что каждая вычислительная ячейка состоит из первого и второго суммирующих усилителей, выходы которых соединены соответст4 венно с первым и вторым выходами вычислительной ячейки и через резистрры обратной связи с инвертирующими входами соответствующих суммирукяцих усилителей, при.этом неинвертирующие входы из через первый и второй резисторы соединены соответственно с первым и вторым входами вычислительной ячейки, инвертирующий вход первъго и неинвертирующий вход второго суммирующих усилителей соответственно через третий и четвертый резисторы соединены с третьим входом вычислительной ячейки, инвертирующие

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

3(Я) G 01 R 23/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 2857806/18-21 (22) 21.12.79 (46) 30.03.84. Бюл. 9 12 (72) Б.Е.Синдаловский. A.A. Андрюнин, С.С.Березин. Е.Д.Колтик, Б.E.Êîíèê, B.Ï.Ïèàñòðo и A.И.Походун (71) Ленинградское ордена Октябрьской Революции высшее инженерное мор-. ское училище им. адм.С.О.Макарова (53) 621.317.76(088.8) (56) 1. Авторское свидетельство СССР.

9 438939, . G 01 R 23/00, 1972.

2. Авторское свидетельство СССР

М 456226, кл. G 01 R 23/00, 1973.

3. Авторское свидетельство СССР

Р 484528, кл. G 01 R 23/00, 1973 (прототип). (54 ) (57 ) 1. УСТРОЙСТВО ДЛЯ CIIEKTPAJIbHOI О АНАЛИЗА, содержащее квантователи блока преобразования, информационные входы которых подключены к входной шине устройства, управляющие входы соединены с соответствующими выходами коммутатора блока уп- равления, а информационные выходыс входами запоминающих ячеек блока памяти, при этом вход коммутатора соединен с выходом генератора блока . управления, и матрицы вычислительных ячеек, причем первый и второй выходы вычислительных ячеек первой матрицы являются выходами устройства, о тл и ч а ю щ е е с я тем, что, с целью упрощения устройства, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы каж дой из первых трех вычислительных ячеек (адреса k-0,1,2 ) ïåðâîé матрицы соединены с соответствующими первым и вторым выходами первых че- тырех вычислительных ячеек второй матрицы (k 0,1,2,3 ), а первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы каждой последующей пары вычислительных ячеек первой матрицы (k =3, 4; 5, 6;

„„SU„„1083124

7,8; ... ) соединен с соответствующими первым и вторым выходами вычислительных ячеек каждой последующей четверки вычислительных ячеек второй матрицы () =4,5,6,7; 8,9,10,11;...l при этом у остальных матриц, за исключением последней, первый и второй выходы каждой ) -й вычислительной ячейки предыдущей матрицы в пределах, периода повторения связей двух соседних матриц по их высоте соединены с соответствующими первым, вторым„ третьим, четвертыи, пятым, шестым, седьмым и восьмым входами (k+2)) п вычислительных ячеек последующей матрицы (P =2,3,... — номер последующей из двух матриц вычислительных ячеек Е

О, 1, 2, 3,... ), причем входы k-й вычислительной ячейки последней >латрицы соединены соответственно с выходами к-й и — -й запоминающих яче- {, N

2 ек блока памяти при 0о -ZN — нечетном (N — число входов стройства или с

У )

° °

К+ — n запоминающими ячейкамн блока

4 памяти при 10 -2 )ч — четном, а период связей по высоте матриц вычислительную-л ных ячеек равен 4 (-номер матрицы вычислительных ячеек) . 00

2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что каждая вычислительная ячейка состоит из.первого и второго суммирующих усилителей, ф выходы которых соединены соответственно с первым и вторым выходами вычислительной ячейки и через резистрры обратной связи с инвертирующими входами соответствующих суммирующих усилителей, при этом неинвертирующие входы из через первый и второй резисторы соединены соответственно с первым и вторым входами вычислительной ячейки, инвертирующий вход первого и неинвертирующий вход второго суммирующих усилителей соответственно через третий и четвертый резисторы соединены с третьим входом вычислительной ячейки, инвертирующие

1083124

10 входы первого и второго суммирующих усилителей соответственно через пятый и шестой резисторы соединены с четвертым входом вычислительной ячейки, а через седьмой и восьмой резисторы — с пятым входом вычислительной ячейки, неинвертирующий вход первого и инвертирующий вход второго суммирующих усилителей соответственно через девятый и десятый

Изобретение относится к специализированным средствам аналоговой вычислительной техники, предназначенной для спектрального анализа широкополосных детерминированных и случайных сигналов.

Известно устройство аналогового определения ортогональной составляющей спектра финитных сигналов, содержащее согласующий и инвертирующий каскады, выходы которых через блок периодической выборки мгновенных значений исследуемого сигнала, управляемый генератором импульсов, соединены с сумматором, выполненным в виде RC -интегратора с взвешивающими резисторами 1 .

Недостатком устройства является невысокая точность за счет расхождения значений коэффициентов передачи согласующего и инвертирующего 20 каскадов,а также за счет погрешности, вносимой RC-интегратором сумматора.

Известен анализатор ортогональных составляющих спектра .электрических сигналов, содержащий устройство выборки мгновенных значений исследуемого сигнала, многоканальный коммутатор последовательного действия, наборы взвешивающих резисторов, суммирующие устройства, выполненные в виде интегрирующих усилителей, и генератор периодической последовательности управляющих импульсов. в котором устройство выборки мгновенных значений исследуемого сигнала соединено с входом многоканального коммутатора последовательного действия, а каждый из выходов последнего связан с входами одного из наборов взвешивающих резисторов, причем один рези-. стор из каждого набора взвешивающих 40 резисторов своим выходом присоединен к одному из входов суммирующего устройства Г 23 .

Однако устройство характеризуется невысокой точностью, обусловленной пог- 45 решностью,вносимой интегрирующими усилителями. резисторы соединены с шестым входом вычислительной ячейки, а через одиннадцатый и двенадцатый резисторы с седьмым входом вычислительной ячейки, а неинвертирующие входы первого и второго суммирующих усилителей соответственно через тринадцатый и четырнадцатый резисторы соединены с восьмым входом вычислительной ячейки.

Наиболее близким к предлагаемому по технической сущности и достигаемому результату является устройство для спектрального анализа, содержащее квантователи блока преобразования, информационные входы которых подключены к входной шине устройст- . ва, управляющие входы соединены с соответствующими выходами коммутатора блока управления, а информационные выходы — с входами запоминающих ячеек блока памяти, при этом вХод коммутатора соединен с выходом генератора блока управления, и матрицы вычислительных ячеек, причем первый и второй выходы вычислительных ячеек первой матрицы являются выходами устройства (3 ).

Недостатком устройства является его сложность, обусловленная необходимостью использования большого числа вычислительных ячеек, состоящих из инверторов и трехвходовых суммирующих усилителей.

Цель изобретения — упрощение устройства.

Поставленная цель достигается тем, что в устройстве для спектрального анализа, содержащем квантователи блока преобразования, информационные входы которых подключены к входной шине устройства, управляющие входы соединены с соответствующими выходами коммутатора блока управления, а информационные выходы с входами запоминающих ячеек блока памяти, при этом вход коммутатора соединен с выходом генератора блока управления, и матрицы вычислительных ячеек, причем первый и второй выходы вычислительных ячеек первой матрицы являются выходами устройства, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы каждой из первых трех вычислительных ячеек (адреса k-0,1,2) первой матрицы соединены с соответствующими первым и вторым выходами первых четырех вычислительных ячеек

124 з . 1083

k второй матрицы (@=0,1,2,3 ), а первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы каждой последующей пары вычислительных ячеек первой матрицы (% =3,4: 5,6;

7,8: ...) соединены с соответствующими первым и вторым выходами вычислительных ячеек каждой последующей четверки вычислительных ячеек второй матрицы (R =4.5,6,7; 8,9,10,11; ...), при этом у остальных матриц, за иск- 10 лючением последней, первый и второй выходы каждой %-й вычислительной ячейки предыдущей матрицы в пределах периода повторения связей двух соседних матриц по их высоте соеди- 15 иены с соответствующими первым,. вторым, третьим, четвертым, пятым, шестым, седьмым и восьмым входами (К+2))3л вычислительных ячеек последующей матрицы.,(p =2,3, ... — но- 20 мер последующей из двух матриц вычислительных ячеек; n =0,1,2.3,...).

:причем входы k-й вычислительной ячейки последней матрицы соединены соот1 .ветственно с выходами Ф-й и — -й 25

Н, запоминающих ячеек блока памяти г при Го г М вЂ” нечетном (H — число входов устройства ) или с К+ — n запоМ минающими ячейками блока йамяти при (о г И вЂ” четном, а период связей по высоте матриц вычислительных яче- ек равен 4 1 " (rn — номер матрицы вычислительных ячеек ).

Причем каждая вычислительная .ячейка состоит иэ первого и втоРого сум- З5 мирующих усилителей, выходы которых соединены соответственно с первым и вторым выходами вычислительной ячей-: ки и через резисторы обратной связи с инвертирующими входами соответст,вующих суммирующих усилителей, при 40 .этом неинвертирующие входы их через первый и второй резисторы соединены соответственно с первым и вторым входами вычислительной ячейки, инвертирующий вход первого и неинвертирую-45 щий вход втоРого суммирующих .Усилителей соответственно через третий и четвертый резисторы соединены с третьим входом вычислительной ячейки, инвертирующие входы первого и 50 второго суммирующих усилителей, соответственно через пятый и шестой резисторы соединены с четвертым входом вычислительной ячейки, а через седь-, мой и восьмой резисторы — с пятым входом вычислительной ячейки, неин55 вертирующий вход первого и инвертирую щий вход второго суммирующих усилителей соответственно через девятый и десятый резисторы соединены с шестым входом вычислительной ячейки, а через одиннадцатый и двенадцатый резисторы — с седьмым входом вычислительной ячейки, а неинвертирующие ,входы первого и второго суммирующих усилителей соответственно через 65 тринадцатый и четырнадцатый резисторы соединены с восьмым входом вычислительной ячейки.

На фиг. 1 представлена блок-схема предлаГаемого устройства; на фиг.2связи между запоминающими ячейками блока памяти и вычислительными ячейками.

Устройство спектрального анализа содержит блок 1 преобразования, включающий в себя квантователи 2в, 21...2 ) 1, блок 3 управления с последовательно соединенными генератором 4 импульсов и коммутатором 5, блок 6 памяти, включающий в себя запоминающие ячейки 7,, 7, 7)) q, матрицы 8 1, 82 ..., 8 2р (- четное ) или 8(1) г(7 - нечетное) вычислительных ячеек, состоящих из вычислительных ячеек 9п,, (н — номер матрицы вычислительных ячеек, к -номер .вычислительной ячейки в матрице).

Каждая иэ вычислительных ячеек восьмивходовая и выполнена в виде двух семивходовых суммирующих усилителей 10 и 11 с резисторами 12 и 13 обратной связи и резисторов 14-27, включенных между первым, вторым, третьим, четвертым, пятым, шестым, седьмым и восьмым входами вычислительной ячейки, неинвертирующими и инвертирующими входами суммирующих усилителей 10 и 11.

Информационные входы всех квантователей 2 блока 1 преобразования соединены с входами устройства, их управляющие входы связаны с выходами коммутатора 5, а информационные выходы — с входами запоминающих ячеек 7 блока 6 памяти.

Сигналы, пропорциональные амплитудам ортогональных составляющих комплексного спектра, снимаются с вычислительных ячеек 9)о, 9 1„ (1

9„,„ „ первой от вйхода матрицы 8„.

Каждая из первых трех вычислительных ячеек 9 1О, 9 1, 9 1г

1 матрицы 8„ связана с четырьмя первыми вычислительными ячейками 92 о

92, 9г g 9г З втоРОй матрицы 82, а каждая последующая пара вычислительных ячеек 9(, 91, 9 „, 9 ь. матрицы 8(связана co всеми вычислительными ячейками последующей четверки ячеек 924, 9 г,g 9г,q, 92,1, 9гв, 92,9 92, о ° 9г,м ... матрицы 82 одновременно у остальных матриц вычислительных ячеек каждая k-я вычис лительная ячейка предыдущей матрицы, в пределах периода повторения связей двух соседних матриц по их высоте, соединена c(%+2)) п вычислительными ячейками последующей матрицы (p =2,3 номер той из рассматриваемых двух матриц, которая ближе к выходу устройства; и =0,1,2 ...), причем

k-я вычислительная ячейка последней

1083124 матрицы связана с к и к+ /2 запоминающими ячейками блока 6 памяти при

Fog Й вЂ” нечетном и с К+4 и запоминаюМ г щими ячейками блока 6 памяти при с М вЂ” четном, а период повторения Я г

m-1 связей по высоте матрицы равен 4 (m — номер вычислительных ячеек).

В основе устройства лежит вычислительная ячейка, которая выполняет операции вида

А =4 „+А2 exP (-j г)+ 3 ехР (-) 93 44exP(- V4}

2ë

У =- - к„

35 где 1с =0,1, ..., М -1 — .число„ха1 ( рактеризующее рассматриваемую вершину графа. 40

Устройство содержит — N вычисли2 тельных ячеек, которые объединены в матриц по М вычислительных ячеек в каждой матрице, если — четное число, и Х М вычислительных 45 ячеек, которые объединены вЩ -матриц по g вычислительных ячеек= в каждой матрице, если у — нечетное число (Ì вЂ” число дискретных отсчетов исследуемого сигнала, N =2 g).

Предлагаемое, устройство для спектрального анализа реализует модифицированный алгоритм быстрого преобразования Фурье (БПФ ).

Устройство работает следующим

55 образом.

Аналоговый входной сигнал поступает на информационные входы квантователей 2 блока 1 преобразования. Импульсы с генератора 4 импульсов через коммутатор 5 поочередно прикладывают-60 ся на управляющие входы квантователей 2, открывая их. Величины входного сигнала, выбранные с частотой следо-, вания импульсов генератора 4 импульсов, последовательно подаются на загдето А А 44 в комплексные числа, xa f! 2 3 4 рактеризующие сигналы, подводимые к ячейке;

4 — комплексное число, характеризующее результат вычислений;

,,,, — углы поворотов .42, "3

А соответственно.

Семивходовые суммирующие усилители 10 и 11 вычисляют величины вещественной и мнимой частей комплексного числа А. Истинные знаки весовых коэффициентов учитываются эа счет подклю-25 чения взвешивающих резисторов и ин1 вертирующему или неинвертирующему входам суммирующего усилителя.

Углы поворота векторов Аг, А3, Ч ч связаны с числом диск- 30 г 3 ретных отсчетов исследуемого сигнала М соотношением поминающие ячейки 7 блока 6 памяти, где они запоминаются на время, необходимое для ввода информации. Выходные напряжения запоминающих ячеек 7, поступают на входы вычислительных ячеек 9 матрицы 8 ri> (8(a 1)(2) .

С помощью семивходовых суммирующих усилителей 10 и 11 и резисторов

14-27, входящих в вычислительную ячейку 9, выполняются операции по вычислению напряжений. пропорциональных вещественной и мнимой частям комплексного числа, соответствующего входной величине данной вычислительной ячейки. Нацряжения, пропорциональные вЕщественной и мнимой частям результата вычисления, формируются на первом и втором выходах вычислительной ячейки путем взвешенного суммирования вещественных и мнимых частей входных комплексных чисел.

При этом знак весового коэффициента вводится за счет подключения соответствующего сигнала на инвертирующие и неинвертирующие входы усилителя.

Выходные сигналы вычислительных ячеек матрицы 8 у (8(„) г) . поступают на входы вычислительных ячеек матрицы 8 г (8(, р„), где входные сигналы разлагаются на ортогональные составляющие.

В последующих матрицах вычислитель ных ячеек операции разложения входных напряжений вычислительными ячейками повторяются.

С выхода вычислительных ячеек первой (от выхода устройства )матрицы.

8„ снимаются сигналы, пропорциональные амплитудам ортогональных составляющих комплексного спектра.

В качестве примера на фиг. 2 представлены связи между запоминающими ячейками 7 и вычислительными ячейками устройства с М = 16. Слева условно изображены запоминающие ячейки с массивом исходных данных

Хо Х 1 Х 15 (индексы характе рйзуют адреса зайоминающих ячеек) .

Устройство содержит две.матрицы вычислительных ячеек. Пунктирные линии обозначают перенос входного сигнала с весом 1, а сплошные — перенос с гн весом у =екр К, где .« — чисй ло,,записанное в прямоугольнике, к которому направлена линия.

Устройство вычисляет ортогональные составляющие гармоник порядка

0,1,. ° ., 8, Ортогональные составляющие гармоник порядка 9,10, ..., 15 определяются по данным измерений, поскольку векторы, характеризующие гармоники

1 и 9, 2 и 10 и т.д., - комплексносопряженные.

Использование семивходовых суммирующих усилителей и новых связей

10831?4 между этими элементами, как в пределах одной восьмивходовой вычисли-. тельной ячейки, так и между вычислительными ячейками соседних матриц, отличает предлагаемое устройство для спектрального анализа от прототипа, так как позволяет при одном и том же числе анализируемых отсчетов K значйтельно упростить устройство, уменьшив число вычислительных ячеек с yN у поототипа до N â€, ($ — четное)

3 -1 или до — (у — нечетное ) в предлаг гаемом устройстве.

1083124

Составитель Г.Милославский

Редактор О.Сопко Техред М.Кузьма Корректор Г.Решетник

Заказ 1736/39 Тираж 711 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35р Раушская наб., д. 4/5

Филиал ППП "Патент", r.Óærîðîä, ул.Проектная, 4