Устройство для связи процессора с запоминающим устройством

Устройство для связи процессора с запоминающим устройством

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ СВЯЗИ ПРОЦЕССОРА С ЗАПОМИНАЮЩИМ УСТРОЙСТВОМ содержащее кс 1мутатор, дешифратор, шифратор, регистр номера массива, регистр зоны, причем первая и вторая группы входов и выходов коммута тора соединены соответственно с пер вой и второй группами информационных входов и выходов устройства, входы дешифратора соединены с второ группой информационных входов устро ства, а выходы дешифратора соединен с входами шифратора, первая и втора группы выходов которого соединены с входс1ми соответственно регистра ном ра Массива и регистра зоны, выходы которых подключены соответственно к первой группе адресных выходов устройства и управляющим входам коммутатора , отличающееся тем, что, с целью повышения быстродействия , оно содержит реверсивный счетчик , селектор, регистр режимов,, элемент 2И-ИЛИ, при этом разрядные входы регистра режимов соединены с втодой группой информационных входов устройства, первый и второй выходы регистра режимов соединены соответственно с первым входом селектора и первым и третьим входами элемента 2И-ИЛИ, второй и четвертый входы которого соединены соответственно с первым и вторым.управляющими входамиg устройства, а выход элемента 2И-ИЛИ соединен с вторым входом селектора, первый и второй выходы которого соединены соответственно с суммирующим и вычитакицим входами реверсивного счетчика, разрядные входы которого соединены с второй группой информационных входов устройства, а выходы счетчика соединены с в, групПой адресных выходов устройства.

СОЮЗ СОНЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (ИК

3(50 G 06 F 13 06 у

1 /;;

ОПИСАНИЕ ИЗОБРЕТЕНИЯ:

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И О П1РЫТИЙ (21) 3544718/18-24 (22) 26.01.83 (46) 30.03.84. Вюл. Р 12 (72) Ю.А.Кипецкий (53) 681.325(088 8) (56) 1. Патент CUBA 9 4213177, кл. 364-200, опублик. 1980.

2. Авторское свидетельство СССР

9 634878, кл. G 06 F 13/Об, 197б (прототип). (54)(57) УСТРОЙСТВО ДЛЯ СВЯЗИ ПРОЦЕССОРА С ЗАПОМИНАЮЩИМ CTPOACTBGH содержашее коммутатор, дешифратор, шифратор, регистр номера массива, регистр эоны, причем первая и вторая группы входов и выходов коммутатора соединены соответственно с пер- вой и второй группами информационных входов и выходов устройства, входы дешифратора соединены с второй группой информационных входов устройства, а выходы дешифратора соединены с входами шиФратора, первая и вторая группы выходов которого соединены с входами соответственно регистра номера массива и регистра эоны, выходы которых подключены соответственно к первой группе адресных выходов устройства и управляющим входам коммутатора, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит реверсивный счетчик, селектор, регистр режимов,. эле;, мент 2И-ИЛИ, при этом разрядные входы регистра режимов соединены с второй группой информационных входов устройства, первый и второй выходы регистра режимов соединены соответственно с первым входом селектора и первым и третьим входами элемента

2И-ИЛИ, второй и четвертый входы которого соединены соответственно с первым и вторым. управляющими входамиа

O устройства, а выход элемента 2И-ИЛИ соединен с вторым входом селектора, первый и второй выходы которого соединены соответственно с суммирумцим и вычитакщим входами реверсивного счетчика, раэрядные входы которого соединены с второй группой информационных входов устройства, а выхо ды счетчика соединены с второй груп, ой адресных выходов устройства.

1083196 лов, например сигналон изображения.

Цель изобретения — повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство, содержащее коммутатор, дешифратор, шифратор, регистр номера массива, регистр зоны, причем первая и вторая группы

60 входов и выходов коммутатора соединеиы соответственно с первой и второй группами информационных входов и выходов устройства, входы дешифратора,65

Изобретение относится к вычислительной технике, в частности к устройствам для связи процессора (микропроцессора) и запоминающего устройства, и vîæåò быть использовано при построении систем обработки данных на базе микро-ЭВМ.

Известно устройство, позволяющее .связывать процессор и память, содержащее плату процессора, по меньшей мере две платы памяти, матрицу памя- 1О ти, соединительные элементы и соединИтельную плату P1 ).

Недостаток указанного устройства состоит в том, что формат данных памяти должен соответствовать формату 15 данных процессора и для формирования адресов данных требуется программная модификация адресов. ячеек данных, которая уменьшает пропускную способность устройства.

Наиболее близким по технической сущности к предлагаемому является устройство для связи запоминающего и арифметического устройства, содержащее коммутатор, дешиФРатоР, шифРатор, регистр номера массива, регистр зоны, причем первая и вторая группы входов и выходов коммутатора соединены соответственно с первой и второй группами информационных входов и выходов устройства, входы дешифратора соединены с второй группой информационных входов устройства, а выходы дешифратора соединены с входами шифратора, первая и вторая группы выходов которого соединены с входами З5 соответственно регистра номера массива и регистра зоны, выходы которых подключены соответственно к перной группе адресных входов устройства и управляющим входам коммутатора f23. 40 Недостаток известного> устройства заключается в том, что перед каждым обращением процессора в память данных требуется прогРаммная модификация адреса (Формирование и запись 45 фиксированного адреса или арифметическая операция над текущим адресом).

Кроме того, отсутствие соответствия между значением адреса отсчета дву мерного сигнала в памяти и реальным значением пространственных координат отсчета создает неудобства для программиста при разработке программ цифровой обработки многомерных сигнасоединены с второй группой информационных входов устройства, а выходы дешифратора соединены с входами шифратора, первая и вторая группы выходов которого соединены с входами соответственно регистра номера массива и регистра зоны, выходы которых подключены соответственно к первой группе адресных выходов устройства и к управляющим входам коммутатора, введе-. ны реверсивный счетчик, селектор, регистр режимов, элемент 2И-ИЛИ, при этом разрядные входы регистра режимов соединены с второй группой информационных входов устройства, первый и второй ныходы регистра режимов соединены соответственно с первым входом селектора и первым и третьим входами элемента 2И-ИЛИ, второй и четвертый входы которого соединены соответственно с первым и вторым управляющими входами устройства, а выход элемента 2И-ИЛИ соединен с вторым входом селектора, первый и второй выходы которого соединены соот.ветственно с суммирующим и вычитающим входами реверсивного счетчика, разрядные входы которого соединены с второй группой информационных входов устройства, а выходы счетчика соединены с второй группой адресных выходов устройства.

На чертеже приведена структурная схема предлагаемого устройства.

Устройство для связи процессора с запоминающим устройством содержит коммутатор 1, регистр 2 зоны, регистр 3 массива, дешифратор 4, шифратор 5, реверсивный счетчик 6, селектор 7, элемент 2И-ИЛИ 8, регистр 9 режимов, процессор 10, запоминающее устройство 11, адресную шину 12 процессора, первую 133 и вторую 14 группы адресных выходов устройства, первую 15 и вторую 16 группы информационных входов и выходов устройства, первый 17 и второй 18 управляющие входы устройства.

Устройство работает следующим образом.

Адресные выходы. запоминающего устройства (ЗУ 11 разделены на три группы 12, 13 и 14. Первая группа 13 адресных выходов устройства подключена к регистру 3 массива, разрядность которого определяет количество массивов, содержащихся в ЗУ. Вторая группа 14 адресных выходов устройства представляет собой выходы реверсивного счетчика 6 и адресует ячейки подмассива информации, относящиеся к определенному значению адреса. Обьем подмассива определяется разрядностью щ счетчика и составляет

2 ячеек памяти, сформированных проФ цессором. Третья группа адресных входов запоминающего устройства 11 подключена к адресной шине процес1083196 сора 10, которая адресует 2 к ячеек памяти, принадлежащих определенному массиву ЗУ (и -разрядность шины адреса процессора 10 1.

По разрядам информации запоминающее устройство 11 разделено на эоны, выбор которых определяется состояни-. ем регистра 2 зоны. Зонная организация ЗУ позволяет подключить к шине данных процессора требуемую зону, разрядность которой соответствует 10 разрядности шины данных процессора.

Значения сигналов на выходах регистра 2 зоны управляют работой коммутатора 1, который подключает первую группу 15 входов и выходов ЗУ через 15 вторую группу 16 входов и выходов устройства к двунаправленной шине данных процессора 10. Группы 15 и 16 входов и выходов устройства представ-. ляют собой единые двунаправленные линии обмена данными.

Коммутатор 1 выполнен по схеме .с использованием буферных усилителей, например, типа 589ИК12, которые включены встречно друг другу. Такая структура коммутатора позволяет согласовать формат данных процессора (группа 16 входов и выходов ) с форматом информационных входов и выходов 15 запоминающего устройства.

Принадлежность считываемой из па- ЗО мяти или записываемой в память информации к зоне или массе учитывается при программировании работы процессора . Для процессора группа элемен.тов 2-5 является портом вывода, ин- 35 формация в который поступает .от процессора по двунаправленной шине данных при выполнении им команды "Вы вод" (ОИТ !. При этом информация, ко4 торая определяет номер массива и зону 40 памяти, записывается в регистры 2 и 3 зоны и массивов, проходя через дешифратор 4 и шифратор 5. Таким образом, командой "Вывод" подготавливаются значения первой группы 13 адРес-45 ных. выходов устройства и управляющих сигналов на входах коммутатора 1 для последующих обращений процессора 10 в ЗУ 11. Для изменения номера масси; ва или зоны в регистры 2 и 3 записйвается новая информация, т.е. выполняется новая команда "Вывод".

Установка адреса определенной ячейки памяти, содержащейся в подмассиве, и режима модификации адресов в пределах данного подмассива осуще- 55 ствляется в процессе записи информации в двухразрядный регистр 9 и счетчик б, которые являются портами вывода процессора. Значение записы-. ваемой информации учитывается при 60 составлении программы и засылается в порт в процессе выполнения команды "Вывод". Состояние выхода первого разряда регистра 9 подается на управляющий вход селектора 7 и определяется режим работы реверсивного счетчикаа б.Если на первом выходе регистра 9 присутствует логическая "1", то селектор 7 пропускает импульс со своего входа на суммирующий вход счетчика б, если на первом выходе регистра 9 сформирован логический

"0", то счетные импульсы подаются на вычитающий вход счетчика б. Счетные импульсы формируются во время выполнения операции обращения процессора 10 в ЗУ 11 и представляют собой управляющие сигналы процессора 10, например, "Запись" и "Прием", которые поступают с первого 17 и второго 18 управляющих входов устройства на второй и четвертый входы элемента 2И-ИЛИ 8. Прохождение импульсов череб элемент 2И-ИЛИ 8 может блокироваться соответствующим значением на втором выходе регистра 9 режимов.

В режимах Суммирования или вычитания модификация счетчика произво.— дится по завершению обращения процессора 10 к ЗУ 11, т.е. по заднему фронту управляющих сигналов "Прием" и "Запись". Таким образом. для последующего обращения процессора 10 в ЗУ 11 не требуется программной модификации адреса. Кроме того, сочетание суммирующего и вычитающего режимов работы счетчика позволяет оперативно изменять адрес памяти в сторону увеличения или уменьшения.

Рассмотрим работу устройства на конкретном примере с испольэованием микропроцессора К580ИК80.

Пусть в Зу 11 хранятся сцифрованные значения двумерной функции, например ° изображения в картинной плоскости. Каждому массиву, определяемому значением регистра 3 массивов. соответствует один кадр изображения в памяти форматом Ху, где Х,У вЂ” пространственные координаты в прямоугольной системе координат. Адрес отсчета иэображения ХУ определяется значением шины 12 адреса процессора.

Каждый отсчет изображения состоит иэ трех байтов и соответствует цифровым значениям трех цветоделенных составляющихг красной R, зеленой Ц. и синей В. Пусть адресация точки изображения осуществляется значением пары регистров общего назначения процессора Н . Выборку значений R, Q и В на регистры процессора A,Ä и Е, а также их засылку в память в те же ячейки после обработки можно произвести по следующей программе процессора:

LX1 Н, ХУ вЂ” загрузка регистровой пары Н значением адреса Ху;

МЧ1 A - загрузка аккумулятора и вывод в регистр 9

OHT режимов и счетчик б информации, соответ. ствующей режиму "Сум1083196

MOV А, М

NO V Д, МО Ч Е, М

МО V М, A

MO V М, 9

Составитель С.Стремин

PemaK op М.Рачкулинец ТехредT.ÄÓáèí÷àé, корректор О Билак

Заказ 1755/43 . Тираж .699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г.ужгород,:.Ул.Проектная, 4 мирование", и нулевое состояние счетчика 6; передача содержимого

Зу 11, соответствующего значению красной цветоделенной составляющей к, в регистр

Ае передача значения Ц в регистр Q передача значения B 10 в регистр Е команды обработки значений Р, Ц и Ву передача значения R в ЗУ; 15 передача значения Ц в ЗУ;

МО Ч М, Š— передача значения В в ЗУ.

Данный пример подтверждает преимущество предлагаемого устройства по сравнению с известным. Для шести обращений в память не требуется прог- раммной модификации адреса перед каждым обращением, что исключает затрату времени на ее выполнение.

Использование изобретения значительно повышает пропускную способность устройства связи.

Положительный эффект изобретения достигается за счет повышения пропускной способности предлагаемого устройства путем управления формированием адресов памяти данных.