Резервированная система

Резервированная система

Иллюстрации

Показать все

Реферат

 

1. РЕЗЕРВИРОВАННАЯ СИСТЕМА, содержащая три резервных блока, первый коммутатор информации из резервных блоков и первьш регистр управления, причем информационные выходы первого , второго и третьего резервных блоков соединены с входами первой, второй и третьей групп информационных входов первого коммутатора информации из резервных блоков, выходы контроля первого, второго и третьего резервных блоков соединены с входами первого, второго и третьего разрядов первого регистра управления, о тличающаяся тем, что, с целью повьшения надежности системы за счет более полного использования резерва, в нее введены второй и третий коммутаторы информации из резервных блоков, второй и третий регистры управления, три группы мажоритарных элементов, девять элементов ИЛИ, девять элементов НЕ и три блока коммутации восстановленной информации , причем информационные выходы первого, второго и третьего резервных блоков соединены с входами первой, второй и третьей групп мажоритарных элементов, выходы которых соединены с информационными входами соответственно первого, второго и третьего блоков коммутации восстановленной информации, выходы которых соединены с входами четвертой группы информационных входов соответственно первого, второго и третьего коммутаторов информации из резервных блоков, выходы контроля первого, второго и третьего резервных блоков соединены с входами соответственно первого, второго и третьего i разрядов первого второго и третьего регистра управления, выходы первого регистра управления соединены с первыми входами первого, второго и третьего элементов ИЛИ, выходы которых соединены с первым, вторым и третьим соответственно управляющими входами первого коммутатора информации из резервных блоков и первого 00 блока коммутации восстановленной информации, а через первый, второй if и третий элементы НЕ подключены соот30 ветственно к их четвертому, пятому и шестому управляющим входам, выходы второго регистра управления соединены с первьми входами четвертого, пятого и шестого элементов ИЛИ, выходы которых соединены с первым, вторым и третьим соответственно управляющими входами второго коммутатора информации из резервных блоков и второго блока коммутации восстановленной информации, а через четвертый, пятый и шестой элементы НЕ подключены к их четвертому, пятому и шестому соответственно управляющим входам.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

091 (11) С 06 F 11/18; Н 05 К 10/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ,,/

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3437776/18-24 (22) 12.05.82 (46) 07.04.84. Бюл. У 13 (72) В.Д. Будрин, Л.Н. Миронова, Е.В. Самсонов, В.А. Смирнов и Ю.Н. Щербаков (53) 621.325(088.8) (56) 1. Авторское свидетельство СССР

Ф 562822, кл. Н 05 К 10/00, 1975.

2. Авторское свидетельство СССР

М- 637816, кл. Н 05 К 10/00, 1976.

3. Авторское свидетельство СССР

Ф 615483, кл. G 06 F 15/16, 1975. (54)(57) 1. РЕЗЕРВИРОВАННАЯ СИСТЕМА, содержащая три резервных блока, первый коммутатор информации из резервных блоков и первый регистр управления, причем информационные выходы первого, второго и третьего резервных блоков соединены с входами первой, второй и третьей групп информационных входов первого коммутатора информации из резервных блоков, выходы контроля первого, второго и третьего резервных блоков соединены с входами первого, второго и третьего разрядов первого регистра управления, о тл и ч а ю щ а я с я тем, что, с целью повьппения надежности системы за счет более полного использования резерва, в нее введены второй и третий коммутаторы информации из резервных блоков, второй и третий ре" гистры управления, три группы мажоритарных элементов, девять элементов

ИЛИ, девять элементов НЕ и три блока коммутации восстановленной информации, причем информационные выходы первого, второго и третьего резервных блоков соединены с входами первой, второй и третьей групп мажоритарных элементов, выходы которых соединены с информационными входами соответственно первого, второго и третьего блоков коммутации восстановленной информации, выходы которых соединены с входами четвертой группы информационных входов соответственно первого, второго и третьего коммутаторов информации иэ резервных блоков, выходы контроля первого, второго и третьего резервных блоков соединены с входами соответственно первого, второго и третьего разрядов первого второго и третьего регистра управления, выходы первого регистра управления соединены с первыми входами первого, второго и третьего элементов ИЛИ, выходы которых соединены с первым, вторым и третьим соответственно управляющими входами первого коммутатора информации из резервных блоков и первого блока коммутации восстановленной информации, а через первый, второй и третий элементы НЕ подключены соот" ветственно к их четвертому, пятому и шестому управляющим входам, выходы второго регистра управления соединены с первыми входами четвертого, пятого и шестого элементов ИЛИ, выходы которых соединены с первым, вто" рым и третьим соответственно управляющими входами второго коммутатора информации иэ резервных блоков и вто" рого блока коммутации восстановленной информации, а через четвертый, пятый и шестой элементы НЕ подключены к их четвертому, пятому и шестому соответственно управляющим входам, 108ц802 выходы третьего регистра управления соединены г первыми входами седьмого восьмого и девятого элементов ИЛИ, выходы которых соединены с первым, вторым и третьим управляющими входами третьего коммутатора информации из резервных блоков и третьего блока коммутации восстановленной информации, а через седьмой, восьмой и девятый элементы НЕ подключены к их соответственно четвертому, пятому и шестому управляющим входам, выход контроля первого резервного блока соединен с вторыми входами первого, четвертого и седьмого элементов ИЛИ, выход контроля второго резервного блока соединен с вторыми входами второго, пятого и восьмого элементов

ИЛИ, выход контроля третьего резервного блока соединен с вторыми входами третьего, шестого и девятого элементов ИЛИ.

2. Система по п. 1, о т л и— ч а ю щ а я с я тем, что коммутатор информации из резервных блоков содержит три группы элементов И и группу элементов ИЛИ, причем входы первой, второй и третьей групп информационных входов коммутатора соединены с первыми входами элементов И соответственно первой, второй и третьей групп, выходы которых соединены с первыми, вторыми и третьими входами соответственно элементов ИЛИ группы, четвертые — восьмые входы которых подключены к входам четвертой группы информационных входов коммута тора, а выходы соединены с выходами коммутатора, первый управляющий вход коммутатора соединен с вторыми входами элементов И второй и третьей групп, второй управляющий вход коммутатора подключен к вторым входам

Изобретение относится к вычислительной технике и может быть использовано при проектировании высоконадежных вычислительных систем.

Известны трехканальные мажоритарно-резервированные устройства, которые, кроме мажоритации, реализуют элементов И первой группы и третьим входам элементон И третьей группы, третий управляющий вход коммутатора подключен к третьим входам элементов

И первой и второй групп, четвертый, пятый и шестой управляющие входы коммутатора соединены с четвертыми входами элементов И соответственно первой, второй и третьей групп.

3. Система по и. 1, о т л и— ч а ю щ а я с я тем, что блок коммутации восстановленной информации содержит пять групп элементов И, выходы которых соединены с выходами блока, а первые входы — с информационными входами блока, вторые входы элементов И первой группы соединены с первым управляющим входом блока, третьи входы элементов И первой группы соединены с вторым управляющим входом блока, четвертые входы элементов И первой группы соединены с третьим управляющим входом блока, четвертый управляющий вход блока подключен к вторым входам элементов

И второй группы, пятый управляющий вход блока соединен с третьими входами элементов И второй группы, шестой управляющий вход блока подключен к четвертым входам элементов .второй группы, вторые, третьи и четвертые входы элементов И третьей группы соединены соответственно с третьим, четвертым и пятым управляющими входами блока, вторые, третьи и четвертые входы элементов И четвертой группы подключены соответственно к второму, четвертому и шестому уп,равляющим входам блока, вторые, третьи и четвертые входы элементов И пятой группы соединены соответственно с первым, пятым и шестым управляющими входами блока. переключение выходной информации резервируемых блоков при их отказах по сигналам с контрольных устройств, т.е. обеспечивают работоспособность

5 резервированной системы при наличии хотя бы одного исправного резервированного блока (1) .

1084802

Системы с данным устройством отказывают при отказе всех систем контроля или при обнаружении искажения информации во всех каналах резервируемых блоков, произошедшего в разных разрядах.

Известно устройство, обеспечивающее работоспособность резервированной системы при отказах всех схем. контроля (2) .

1О

Однако при отказе одного канала резервирования из трех на одну его выходную шину проходит искаженная информация.

Известна вычислительная система, 15 содержащая К запоминающих устройств (ЗУ), М процессоров, коммутатор памяти, коммутатор процессоров, устройства контроля процессоров и ЗУ, регистр состояния и управления ком- 20 мутаторами, причем выходы ЗУ соединены с соответствующими входами коммутатора памяти, выходы которого соединены с входами процессоров, выходы которых соединены с соответ- 25 ствующими входами коммутатора процессоров, выходы которого соединены с входами ЗУ и с входами устройств ввода-вывода, выходы контрольных устройств процессоров и ЗУ соединены 30 с входами регистра состояния и управления, выходы которого соединены с управляющими входами коммутаторов процессора и памяти (3) .

Недостатком известной системы явлМ-35 ется невозможность функционирования при возникновении отказов во всех одноименных блоках (не обязательно одновременно) таких, что приводят к появлению сигналов ошибки, но ис- 40 правляются мажоритацией. Например, искажение различных разрядов информации одноименных блоков или разновременное появление искажений в разрядах, а также некоторые сочетания отказов устройств контроля и разрядных отказов блоков приводят к отказу системы. Система не работает также при отказах всех устройств контроля одноименных блоков. 50

Кроме того, в известной системе отсутствует оперативное переключение обмениваемой информации, а также обмена при обнаружении ее искажения в том же такте. Управление коммутато-55 рами идет через логические цепи и регистры, что при использовании ,быстродействующих процессоров и блоков памяти может привести к задержке в срабатывании коммутаторов и пропуску на их выход искаженной информации.

Целью изобретения является повы шение надежности путем более полного использования резерва и повышения достоверности выходной информации коммутаторов.

Указанная цель достигается тем, что в резервированную систему, содержащую три резервных блока, первый коммутатор информации иэ резервных блоков и первый регистр управления, причем информационные выходы первого, второго и третьего резервных блоков

1 соединены с входами первой, второй и третьей групп информационных входов первого коммутатора информации иэ резервных блоков, выходы контроля первого, второго и третьего резервных блоков соединены с входами первого, второго и третьего разрядов первого регистра управления, введены второй и третий коммутаторы информации из резервных блоков, второй и третий регистры управления, три группы мажоритарных элементов, девять элементов ИЛИ, девять элементов НЕ и три блока коммутации восстановленной информации, причем информационные выходы первого, второго и третьего резервных блоков соединены с входами первой, второй и третьей групп мажоритарных элементов, выходы которых соединены с информационными входами соответственно первого, второго и третьего блоков коммутации восстановленной информации, выходы которых соединены с входами четвертой группы информационных входов соответственно первого, второго и третьего коммутаторов информации из резервных блоков, выходы контроля первого, второго и третьего резервных блоков соединены с входами соответственно первого, второго и третьего разрядов первого, второго и третьего регистра управления, выходы первого регистра управления соединены с первыми входами первого, второго и третьего элементов ИЛИ, выходы которых соединены с первым, вторым и третьим соот;ветственно управляющими входами первого коммутатора информации из резервных блоков и первого блока комму- . тации восстановленной информации, а через первый, второй и третий элементы HK подключи»»ы с оотве тo Tве H l»о к их четвертому, пятому и шестому управляющим входам, выходы второго регистра управления соединены с первыми входами четвертого, пятого и 5 шестого элементов ИЛИ, ныходы кот(lрых соединены с первым, вторым и трстьим соответственно управляющими входами второго коммутатора информации из резервных блоков и второго блока коммутации восстановленной информации, а через четвертый пятый и шестой элементы НЕ подключены к их четвертому, пятому и шестому соответственно управляющим входам, выходы третье- 15 го регистра управления соединены с первыми входами седьмого, восьмого и девятого элементов ИЛИ, выходы кото рых соединены с первым, вторым и третьим управляющими входами третьего 20 коммутатора информации из резервных блоков и третьего блока. коммутации востановленной информации, а через седьмой, восьмой и девятый элементы

НЕ подключены к их соответственно четвертому, пятому и шестому управляющим входам, выход контроля первого резервного блока соединен с вторыми входами первого, четвертого и седьмого элементов ИЛИ, выход контроля второго резервного блока соединен с вторыми входами второго, пятого и восьмого элементов ИЛИ,. выход контроля третьего резервного блока соединен с вторыми входами третьего, шестого и девятого элементов ИЛИ.

Коммутатор информации из резервных блоков содержит три группы элементов И и группу элементов ИЛИ, при-,»о чем входы первой, второй и третьей групп информационных входов коммутатора соединены с первыми входами элементов И соответственно первой, BTOPOH H TPPTbPH груПП, рь»х соединены с первыми, вторыми и третьими соответственно входами элементов ИЛИ группы, четвертые восьмые входы которых подключены к входам четвертой группы информа(ионных входов коммутатора, а выходы соединены с выходами коммутатора, первый управляющий вход коммутатора соединен с вторыми входами элементов И второй и третьей групп, второй

55 управляющий вход коммутатора подключен к вторым входам элементов И первой группы и третьим вхоцам элементов И третьей груипь», третии ;пpа в 11яющи»1 в хо11 комму Гcl T(1р:1 ио, I к. »юч е 1 к третьIIM входам эдеме нт >» И первой и второй групп, четвер1.ы»», пятый и шестой у»»рав»»яющ»»е 1»ходы ком»ута»ора соецинены с четверть ми Bxoil, »ì»» м1емеHTQB И соответственно первой второй и третьей групп.

Кроме того, блок коммутации восстановленной информации содержит пять групп элементов И, выходы которых соединены с выходами блока, а первые входы с информационными входами блока, вторые входы элементов

И первой группы соединены с первым управляющим входом блока, третьи входы элементов И первой группы соединены с вторым управляющим входом блока, четвертые входы элементов

И первой группы соединены с третьим управляющим входом блока, четвертый управляющий вход блока соединен с вторыми входами элементов И второй группы, пятый управляющий вход блока соединен с третьими входами элементов И второй группы, шестой управляющий вход блока соединен с четвертыми входами элементов И второй группы, вторые, третьи и четвертые входы элементов И третьей группы соединены соответственно с третьим, четвертым и пятым управляющими входами блока, вторые, третьи и четвертые входы элементов И четвертой группы подключены соответственно к второму, четвертому и шестому управляющим входам блока, вторые, третьи и четвертые входы элементов И пятой группы соединены соответственно с первым, пятым и шестым управляющими входами блока.

На фиг. 1 представлена структурная схема резервированной системы для случая, когда в качестве резервных блоков выбраны процессор и блок памяти, на фиг. 2 — вариант реализации одного разряда схемы коммутации для одного информационного разряда бпока памяти.

Блок-схема предлагаемой системы содержит три синхронно работающих канала 1 резервирования, в состав каждого из которых входят процессор

2 с устройством контроля, блок 3 памяти с устройством контроля, коммутатор 4 информации памяти, коммутатор

5 информации процессоров, регистр 6 управления, две группы мажоритарных элементов 7 и 8, два б »окэ 9 и 10, 108480 коммутации восстановленной илф р;..Iции, две группы элементов И 14 и

НЕ 11 и 12, выходы контроля блок» памяти и процессора соответственно

13 и 14, первый и второй вход эiIE мен- 5 тов ИЛИ 15 и 16, элемент ИЛИ 17 групп 11 и 12, элемент НЕ 18 групп

11 и 12.

На фиг. 2 обозначены элементы И 19-26 выходы элементов ИЛИ 27-29, входы коммутатора 30-32, выход 33 этого коммутатора, элемент ИЛИ 34, элементы И 35-37, элемент ИЛИ 38.

На три входа коммутатора 4, а также три входа группы 7 поступает информация с выходов блоков 3 памяти всех каналов 1. Эта информация коммутируется под управлением сигналов с выходов элементов ИЛИ-НЕ 11 и поступает на вход процессора 2. Выходы процессоров всех каналов соединены с тремя входами коммутатора 5 группы 8. Выходная информация процессора коммутируется управляющими сигналами с выходов элементов ИЛИ-НЕ 12 и

25 поступает на вход блока 3 памяти.

Сигналы ошибок с выходов 13 устройств контроля блока 3 памяти и выходов

14 устройств контроля процессоров 2 поступают соответственно через вхо- 30 ды 15 групп элементов ИЛИ-HE 11 и 12 на управляющие входы коммутаторов 4 и 5 и блоков 9 и 10, а также фиксируются в регистре 6 управления, с выходов которого через входы 16 группы элементов ИЛИ-HE 11 и 12 на указанные выше управляющие входы коммутаторов 4 и 5 и блоков 9 и 10.

В регистре 6 управления фиксируются.сигналы ошибок со всех контрольных устройств всех каналов резервирования. Таким образом, в каждом канале имеется информация о состоянии блоков всех каналов, что позво45 ляет делать независимое (децентрализованное) управление коммутацией в каждом канале. Использование автономного управления коммутацией с коммутаторами в каждом канале повышает надежность системы. Все три

50 канала аппаратурно идентичны и взаимозаменяемы. Управление коммутацией

;осуществляется как с выходов регистров б через входы 16 элементов 11 и 12, так и непосредственно по сигна55 лам ошибок с устройств контроля через вхбды 15 в одном и том же такте возникновения ошибки и обмена информанией. Это уменьшает задержки на переключение информации, чем повышается достоверность выходной информации коммутаторов 4 и 5.

Схемы коммутации для памяти и для процессора одинаковы и реализуют следующую логику коммутации: нет отказов резервированных блоков — мажоритация, один отказ — мажоритация, отказ двух блоков из трех — переключение на управление от исправного (и один блок посылает свою информацию в три канала), — отказ трех блоков — мажоритация.

При наличии на любой паре выходов

27-29 логических "1", что соответствует сигналам ошибок для двух из трех модулей, на выход 33 через элемент ИЛИ 34 проходит информация исправного канала через один из элементов 19-21. При отсутствии отказов, наличии сигнала ошибки от одного из каналов или наличии сигналов ошибок от всех трех каналов на выход 33 через элемент ИЛИ 34 проходит информация с выхода 39 мажорйтарного элемента (элементы И 35-37 и ИЛИ 38) через один из элементов

И 22-26.

Например, при наличии на выходах

27-29 элемента 17 сигналов ошибок от всех каналов информация с выхода 39 мажоритарного элемента проходит на выход 33 через элемент И 26 и

ИЛИ 34. Все другие элементы И (19-25) при этом закрыты" логическим "0" с выходов элементов 18.

Рассмотренная выше схема переключения реализуется для каждого разряда информации, передаваемой между процессором и блоком памяти.

Введение вышеописанной логики коммутации позволяет функционировать системе при сочетаниях отказов в устройствах контроля и в некоторых группах оборудования одноименных блоков резервирования независимо от того, фиксируются ли они устройствами контроля во всех блоках или нет.

Например, по сравнению с известной предлагаемая система оотается работоспособной при отказе одного устройства контроля блока и отказе в двух остальных блоках в "разрядном" оборудовании разных разрядов или при отказе в "разрядном" оборудовании для разных разрядов всех резервированных блоков.

1084802

Таким образом, предлагаемая вычислительная система по сравнению с известной обладает IIQBbIUJpHHoli надежностью при одинаковом уровне резервирования функциональных блоков и более высокой достоверностью выходной информации блоков памяти и процессоров благодаря обеспечению функционирования системы при наличии отказов во всех одноименных резервируемых функциональных блоках или в устройствах контроля, при определенных сочетаниях разных типов отказов функционального оборудования и контрольных устройств, децентрализацию

5, управления коммутацией и децентрализации коммутатора, исправлению сбойной информации посредством мажоритации, оперативному переключению обмениваемой информации в такте

1О обмена при обнаружении ее искажения в том же такте.

1084802 р. г

Составитель А.Чеканов

Редактор В.Иванова Техред А.Ач

Корректор М.Шароши

Заказ 2012/44

Я

Тирал 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д. 4/5 филиал ППП "Патент", г. Ужгород, ул. Проектная, 4