Устройство для контроля и регистрации асинхронных сигналов интерфейса

Устройство для контроля и регистрации асинхронных сигналов интерфейса

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ И РЕГИСТРАЦШ АСИНХРОННЫХ СИГНАЛОВ ИНТЕРФЕЙСА, содержащее блок сравнения , блок памяти данных, счетчик времени и блок управления, причем первая группа информационных входов устройства соединена с первой группой информационных входов блока сравнения и блока памяти данных, выход которого является информационным выходом устройства, информационный выход счетчика времени соединен с второй группой информационных входов блока памяти данных, блок управления содержит первьй, второй и третий регистры, дешифратор, триггер, восемь элементов И-НЕ, три элемента ИЛИ-НЕ, одновибратор и элемент задержки, а блок сравнения содержит два элемента ИЛИ, элемент И, регистр и элемент сравнения, причем вторая группа информационных входов устройства соединена с информационными входами первого, второго и третьего регистров, блока управления, первый и второй выходы первого регистра соединены с первыми входами соответственно первого элемента 1|ЛИ-НЕ и первого элемента И-НЕ, выход которого соединен с первьм установочным входом триггера, первый, второй и третий выходы второго регистра соединены соответственно с первыми входами второго, третьего и четвертого элементов И-НЕ, выходы которых соединены соответственно с первьм, вторым и третьим входами второго элемента ИЛИ-НЕ, выход второго элемента ИЛИ-НЕ соединен с установочным входом первого регистра, вторым установочным входом триггера и является выходом сигнала прерывания устройства , первый, второй и третий с 9 выходы третьего регистра соединены с первыми входами соответственно пя (Л того, шестого и седьмого элементов И-НЕ, выходы которых соединены с соответственно с первым, вторым и третьим входами третьего элемента ИЛИ-НЕ, выходы пятого и шестого элементов И-НЕ и первый выход третьего регистра блока управления соединены соответственно с первьм входом первого элемента ИЖ блока сравнеСХ ) ния, с входом эапуска счетчика вре42а мени и с первьм входом второго эле00 мента ИЛИ блока сравнения, выход О третьего элемента ИЛИ-НЕ блока управсо ления через одновибратор соединен с входом эаписи блока памяти данных, выход первого элемента ИЛИ-НЕ блока управления соединен с вторыми входами пятого, шестого и седьмого элементов И-НЕ, первый, второй и третий адресные входы устройства соединены соответственно с первым, вторым и третьим входами дешифратора, Яблока управления, входы записи запроса информации и окончания записи

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (И) з(5)) G 06 F 11/22

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3499015/18-24 (22) 13. 10.82 (46) 07.04. 84. Бюл. N- 13 (72) И.О.Васюкевич, В.М.Максимов, Ю.П.Пономарев и И.М.Тимофеев (53) 681.3(088.8) (56) 1. Электронная вычислительная машина ЕС-1060. Под ред. А.М.Карионова, M. Статистика, 1973, с.207-210.

2. Авторское свидетельство СССР

В 754424, кл. С 06 F 11/22, 1978 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

И РЕГИСТРАЦИИ АСИНХРОННЫХ СИГНАЛОВ

ИНТЕРФЕЙСА, содержащее блок сравнения, блок памяти данных, счетчик времени и блок управления, причем первая группа информационных входов устройства соединена с первой группой информационных входов блока сравнения и блока памяти данных, выход которого является информационным выходом устройства, информационный выход счетчика времени соединен с второй группой информационных входов блока памяти данных, блок управления содержит первый, второй и третий регистры, дешифратор, триггер, восемь элементов И-НЕ, три элемента ИЛИ-НЕ, одновибратор и элемент задержки, а блок сравнения содержит два элемента ИЛИ, элемент И, регистр и элемент сравнения, причем вторая группа-информационных входов устройства соединена с информационными входами первого, второго и третьего регистров, блока управления, первый и второй выходы первого регистра соединены с первыми входами соответственно первого элемента ИЛИ-НЕ и первого элемента И-НЕ, выход которого соединен с первым установочным входом триггера, первый, второй и третий выходы второго регистра соединены соответственно с первьии входами второго, третьего и четвертого элементов И-НЕ, выходы которых соединены соответственно с первыч, вторым и третьим входами второго элемента ИЛИ-НЕ, выход второго элемента ИЛИ-НЕ соединен с установочным входом первого регистра, вторым установочным входом триггера и является выходом сигнала прерывания устройства, первый, второй и третий выходы третьего регистра соединены с первыми входами соответственно пятого, шестого и седьмого элементов И-НЕ, выходы которых соединены соответственно с первьик, вторым и третьим входами третьего элемента ИЛИ-НЕ, выходы пятого и шестого элементов И-НЕ и первый выход третьего регистра блока управления соединены соответственно с первьи,входом первого элемента ИЛИ блока сравнения, с входом запуска счетчика времени и с первым входом второго элемента ИЛИ блока сравнения, выход третьего элемента ИЛИ-НЕ блока управления через одновибратор соединен с входом записи блока памяти данных, выход первого элемента ИЛИ-HE блока управления соединен с вторьичи входами пятого, шестого и седьмого элементов И-НЕ, первый, второй и третий адресные входы устройства соединены соответственно с первым, вторым и третьим входами дешифратора, блока управления, входы записи запроса информации и окончания записи

1084803 устройства соединены соответственно с первым входом восьмого элемента И вЂ” НЕ блока управления, с входом элемента задержки блока управления и с вторым входом четвертого элемента И-HE блока управления, первый выход дешифратора блока управления соединен, с вторым входом восьмого элемента И-НЕ, выход которого соединен с входом записи первого, второго,и третьего регистров блока управления, выход элемента задержки блока управления является тактовым выходом устройства, выход элемента сравнения блока сравнения соединен с. третьим входом пятого элемента И вЂ” НЕ блока управления, выход пе. реполнения счетчика времени соединен с третьим входом шестого элемента И-НЕ блока управления, первая группа информационных входов устройства соединена с информационными входами регистра блока сравнения, информационные выходы которого соединены с первой группой информационных входов элемента сравнения, о т л ич а ю щ е е с я тем, что, с целью повьппения его .контролепригодности путем обеспечения контроля линий интерфейса по наборам эталонных пос ледовательностей, в него введены блок формирования адреса, блок преобразования последовательного кода в параллельный, блок памяти эталонной последовательности, блок запуска и блок останова, блок запуска содержит регистр и элемент сравненияу блок останова содержит регистр и элемент сравнения, блок формирова— ния адреса содержит узел микропрограммного управления, регистр, мультиплексор и генератор тактовых импульсов, в блок управления введены два элемента И-НЕ, в блок сравнениямультиплексор, причем выход элемента сравнения блока запуска соединен с вторым входом первого элемента И-HE блока управления, выход элемента сравнения блока останова соединен с вторым входом второго элемента И-НЕ блока управления„ второй и третий выходы дешифратора блока управления соединены с первыми вхо— дами соответственно девятого и десятого элементов И-НЕ блока управления выходы которых соединены с управляющими входами соответственно блока

;вапуска и блока останова, вход запи,си устройства соединен с вторыми входами девятого и десятого элемен— тов И†HE блока управления, первый выход регистра блока формирования адреса соединен с третьим входом седьмого элемента И-HF блока управления, выход переполнения памяти блока памяти данных соединен с вторым входом третьего элемента И-НЕ блока управления, вторая информационная группа входов устройства соединена с информационными входами регистра блок% запуска, регистра блока останова, с информационными входами блока памяти эталонных последовательностей, выход регистра блока запуска соединен с вторым входом элемента сравнения блока запуска, выход регистра блока останова соединен с вторым входом элемента сравнения блока останова, первый, второй, третий и четвертый выходы регистра блока формирования адреса соединены с первыми входами соответственно первого элемента ИЛИ, элемента И и второго элемента ИЛИ, блока сравнения, выходы элемента И, первого и второго элементов ИЛИ бло— ка сравнения соединены соответственно с входом пуска мультиплексора, блока сравнения — с входом записи регистра, с коммутирующим входом мультиплексора, блока сравнения, выходы регистра и мультиплексора соединены с входами элемента сравнения блока сравнения, информационные выходы блока памяти эталонных последовательностей соединены с первыми ин— формационными входами мультиплексора блока сравнения с адресными входами узла микропрограммного управления, информационными входами регистра и первыми информационными входами мультиплексора блоха формирования адреса, выход генератора тактовых импульсов соединен с тактовым входом регистра и узла микропрограммного управления, блока формирования адреса, выход мультиплексора соединен с информационным входом узла микропрограммного управления, последовательный вход устройства соединен с входом блока преобразования последовательного кода в параллельный, выход которого соединен с информационным входом мультиплексора блока формирования адреса, третий выход третьего регистра блока управления соединен с вторым входом элемента И блока сравнения и входом запуска

1084803 микропрограммного управления блока формирования адреса, информационный выход узла микропрограммного управления, блока формирования адреса соединен с адресным входом блока памяти эталонной последовательности, 1

Изобретение относится к вычислительной технике и может найти приме1

Heíèå в многомашинных вычислительных комплексах, сетях электронновычислительных машин и отдельных 5

ЭВМ для контроля различных интерфей. сов, отдельных узлов.и процедур обмена информацией в системах повышенной надежности.

Известно устройство для контроля 10 и регистрации, содержащее коммутатор, группу управляющих триггеров, информатор, дешифратор и комбинационную логику f1) .

Недостаток устройства — невоз- 15 можность контроля и регистрации в памяти состояния шин интерфейса в различные моменты времени.

Наиболее близким по технической сущности к изобретению является уст- 20 ройство для контроля и регистрации асинхронных сигналов, содержащее блок сопряжения, блок сравнения, блок управления, блок памяти данных, таймер j2) .

Недостатками известного устройства являются невозможность оперативного контроля и анализа нарушений (сбойных ситуаций) последовательностей контролируемого интерфейса, а ЗО также невозможность работы с последовательными интерфейсами.

Целью изобретения является повышение контролепригодности устройства путем обеспечения контроля последовательностей кодов на интерфейсе по наборам эталонных последовательностей, а также работа с последовательными интерфейсами.

Поставленная цель достигается 4О тем, что в устройство для контроля и регистрации асинхронных. сигналов, г интерфейса, содержащее блок сравне- ° ния, блок памяти данных, счетчик вре- выход элемента сравнения блока сравнения соединен с входом управления коммутацией мультиплексора блока формирования адреса, вход устройства соединен с вторым входом чтения блока памяти эталонных последовательностей.

2 мени и блок управления, причем первая группа информационных входов устройства соединена с первой группой информационных входов блока сравнения и блока памяти данных, выход которого является информационным выходом устройства, информационный выход счетчика времени соединен с второй группой информационных входов блока памяти данных, блок управления содержит первый, второй и третий регистры, дешифратор, триггер, восемь элементов И-НЕ, три элемента ИЛИ-НЕ, одновибратор н элемент задержки, а блок сравнения содержит два элемента ИЛИ, элемент И, регистр и элемент сравнения, причем вторая группа информационных входов устройства соединена с информационными входами первого, второго и третьего регистров, блока управления, первый и второй выходы первого регистра соединены с первыми входами соответственно первого элемента ИЛИ-НЕ и первого элемента И-НЕ, выход которого соединен с первым установочным входом триггера, первый, второй и третий выходы второго регистра соединены соответственно с первыми входами второго, третьего и четвертого элементов И-НЕ, выходы которых соединены соответственно с первым, вторым и третьим входами второго элемента ИЛИ-НЕ, выход второго элемента ИЛИ-НЕ соединен с установочным входом первого регистра, вторым установочным входом триггера и является выходом сигнала прерывания устройства, первый, второй и третий выходы третьего регистра соединены с первыми входами соответствующего пятого, шестого и седьмого элементов И-НЕ, выходы которых соединены соответственно с первым, вторым и третьим входами третьего элемента ИЛИ-НЕ, выходы пятого и шестого элементов И-НЕ и первый выход третьего регистра блока управления соединены соответственно с первым входом первого элемента ИЛИ блока сравнения, с входом запуска счетчика времени и с первым входом второго элемента ИЛИ блока сравнения, выход третьего элемента ИЛИ-НЕ блока управления через одновибратор соединен с входом записи блока памяти данных, выход первого элемента ИЛИ вЂ блока управ— ления соединен с вторыми входами пятого, шестого и седьмого элементов И-НЕ, первый, второй и третий адресные входы устройства соединены соответственно с первым, вторым и третьим входами дешифратора, блока управления, входы записи запроса 20 информации и окончании записи устройства соединены соответственно с первым входом восьмого элемента И вЂ” HE блока управления, с входом элемента задержки блока управления и с вторым входом четвертого элемента И вЂ” НЕ блока управления, первый выход дешифратора блока управления соединен с вторым входом восьмого элемента И-НЕ, выход которого соединен с входом за30 писи первого, второго и третьего регистров блока управления, выход элемента задержки блока управления является тактовым выходом устройства, выход элемента сравнения блока сравнения соединен с третьим входом пятого элемента И-НЕ блока управления, выход переполнения счетчика времени соединен с третьим входом шестого элемента И-НЕ блока управления, первая группа информационных

40 входов устройства соединена с информационными входами регистра блока сравнения, информационные выходы которого соединены с первой группой информационных входов элемента срав45 нения, введены блок формирования адреса, блок преобразования последовательного кода в параллельный, блок памяти эталонной последовательности, блок запуска и блок останова, бзик запуска содержит регистр и элемент сравнения, блок останова содержит регистр и элемент сравнения, блок формирования адреса содержит узел микропрограммного управления, регистр, мультиплексор и генератор тактовых импульсов, в блок управле— ния введены два элемента И-НЕ, в

803 4 блок сравнения — мультиплексор, при. чем выход элемента сравнения блока запуска соединен с вторым входом первого элемента И-НЕ блока управления, выход элемента сравнения блока останова соединен с вторым входом второго элемента И-НЕ блока управ ления, второй и третий выходы дешиф. ратора блока управления соединены с первыми входами соответственно девятого и десятого элементов И-НЕ блока управленц |, выходы которых соединены с управляющими входами соответственно блока запуска и блока останова, вход записи устройства соединен с вторыми входами девятого и десятого элементов И-НЕ блока управления, первый выход регистра блока формирования адреса соединен с третьим входом седьмого элемента И-НЕ блока управления, выход переполнения памяти блока памяти данных соединен с вторым входом третьего элемента И-НЕ блока управления, вторая информационная группа входов устройства соединена с информационными вхо дами регистра блока запуска, регистра блока останова, с информационными входами блока памяти эталонных последовательностей, выход регистра блока запуска соединен с вторым входом элемента сравнения блока запуска, выход регистра блока останова соединен с вторым входом элемента сравнения блока останова, первый, второй третий и четвертый выходы регистра блока формирования адреса соединены с первыми входами соответственно первого элемента ИЛИ, элемента И и второго элемента ИЛИ, блока срав— нения, выходы элемента И, первого и второго элементов ИЛИ блока сравнения соединены соответственно с входом пуска мультиплексора, блока сравнения — с входом записи регистра, с коммутирующим входом мультиплексора, блока сравнения, выходы регистра и мультиплексора соединены с входами элемента сравнения блока сравнения, информационные выходь блока памяти эталонных последователь ностей соединены с первыми информационными входами мультиплексора блока сравнения с адресными входами узла микропрограммного управления, информационными входами регистра и первыми информационными входами мультиплексора блока формирования адреса, выход генератора тактовых

1 г) 8 3 Б (1 3 импульсов соединен с тактовым 33xг)дом регистра и узла микропрограммного управления, блока формирования адреса, выход мультиплексора соединен с информационным входом узпа

5 микропрограммного управления, последовательный вход устройства соединен с входом блока преобразования последовательного кода в параллельный, выход которого соединен с ин- 10 формационным входом мультиплексора блока формирования адреса, третий выход третьего регистра блока управления соединен с вторым входом элемента И блока сравнения и входом 15 запуска узла микропрограммного управления блока формирования адреса, информационный выход узла микропрограммного управления, блока формирования адреса соединен с адресным 20 входом блока памяти эталонной последовательности, выход элемента сравнения блока сравнения соединен с входом управления коммутацией мультиплексора блока формирования адреса, 25 вход устройства соединен с вторым входом чтения блока памяти эталонных последовательностей.

На фиг. 1 представлена структурная схема устройства для контроля и регистрации асинхронных сигналов интерфейса на фиг. 2 †блока преобразования параллельного кода в последовательный; на фиг. 3 — блок формирОВания адреса, на фиг. 4 — блОк 35 памяти эталонной последовательности", на фиг. 5 — блок сравнения; на фиг.6блок запуска на фиг. 7 — блок останова .на фиг. 8 — блок управления; . на фиг ° 9 — программа анализа опе- 4О раций ввода-вывода внешнего устройства;, на фиг. 10 — схема выборочной проверки операции ввода-вывода внешнего устройства; на фиг. 11 — нача ло программы контроля интерфейса ИРПР.

Устройство содержит блок 1 преобразования параллельного кода в последовательный, блок 2 формирования адреса, блок 3 памяти эталонной последовательности, блок 4 сравнения, блок 5 памяти данных, блок 6 запуска, блок 7 останова, блок 8 управле-. ния, счетчик 9 времени, линии 1041033 и 11 контролируемых интерфейсов, информационные линии 12 приема, информационные линии 13 вщдачи, управляющую линию 14 приема, управляющую линию 15 выдачи.

БПОк 1 13p(<)áp яз о))а)1ия п генератор 21 импуль1 сов, выделитель 22 стартовой посылки. По каждой стартовой посылке, выделяемой элементом 22, запускается тактовый генератор 21 импульсов.

Импульсы модифицируют содержание счетчика 16, выходы 17 -17ff которого подаются на вход дешифратора 18, импульсы с выходом дешифратора 18 осуществляют последовательное занесение информации с линии 11 контролируемого интерфейса на триггеры 19—

1933., разворачивая таким образом последовательный код в параллельный.

Блок 2 формирования адреса (фиг.3 обеспечивает взаимодействие блока 4 сравнения с блоком 3 памяти эталонной последовательности. По первому информационному входу блока 2 формирования адреса связан с выходом блока 1 преобразования параллельного кода в последовательный, по второму информационному входу — с блоком 3 памяти эталонной последовательности, по информационному выходу — с вторым информационным входом блока 3 памяти эталонной последовательности, по первому управляющему выходу — с вторым управляющим входом блока 4 сравнения, по второму управляющему выходу — с пятым управляющим входом блока 8 управления, по первому управляющему входу — с блоком 4 сравнения, по второму управляющему входус пятым управляющим выходом блока 8 управления. В состав блока 2 формирования адреса входят группа информационных входов 23 -23п, узел 24

1084803 микропрограммного управления, ре— гистр 25, мультиплексор 26, генератор тактовых импульсов 27. Узел 24 микропрограммного управления служит для формирования адресов блока 3 памяти эталонной последовательности (под управлением управляющего входа 28 и в зависимости от кода на шинах 29 -29 и выхода мультиплек1 в сора 26) по каждому такту генератора 27. По шинам 29 -29 по каждому такту поступает код эталонной последовательности, считанный по адресу, выработанному узлом 24. Часть этого кода поступает на мультиплексор 26 15 и коммутирует один из входов 23<-23 1 ?????? 30 ???? ?????? ??????????. ?????????? ???????????????????????????? 26 ???????????? ?? ???????????? ???????????? ?????????? 29 -29> используется для формирования адреса следующей ячей- 20 ки блока 3 памяти эталонной последовательности на группе выходов 31.

Два разряда кода на шинах 29 + 29> заносятся на регистр 25 для выработки сигналов 32 и 33. 25

Блок 3 памяти эталонной последовательности (фиг. 4) предназначен для хранения и выдачи информации, поступающей с информационных линий 12. По первому информационному 30 входу он связан с информационными линиями 12 приема, по второму информационному входу — с информационным выходом блока 2 формирования адреса, по информационному выходу — с вторым информационным входом блока 2 формирования адреса и вторым информационным входом блока 4 сравнения, по управляющему входу — с управляющей линией 14 приема. В состав блока 3 памяти эталонной последовательности входят счетчик 34, который считывает адреса записи в память. элемент И-НЕ 35, мультиплексор 36, через который проходят адреса записи и чтения и блок 37 памяти.

Блок 4 сравнения (фиг. 5) предназначен для хранения кода, отражающего предыдущее состояние контролируемого интерфейса, и сравнения его или кода эталонйой последовательности с кодом, находящимся на контролируемом интерфейсе в данный момент времени. Блок 4 сравнения по первому информационному входу свя55 зан с выходом блока 1 преобразования параллельного кода в последовательный, по второму информационному входу — с выходом блока 3 памяти эталонной последовательности, по управляющему выходу — с четвертым управляющим входом блока 8 управления, по первому управляющему входу — с четвертым управляющим выходом блока 8 управления, по второму управляющему входу — с первым управляющим выходом блока 2 формирования адреса, по третьему управляющему входу — с пятым управляющим выходом блока 8 управления. В состав блока 4 сравнения входят логические первый элемент ИЛИ 38, регистр 39, в котором хранится код предыдущего состояния контролируемого интерфейса, мультиплексор 40, через который проходят либо код контролируемого интерфейса, либо код эталонной последовательности на элемент 4 1 сравнения, элемент И 42 и второй элемент ИЛИ 43.

Блок 5 памяти данных по первому информационному входу связан с вы— ходом блока 1 преобразования парал— лельного кода в последовательный, по второму входу — со счетчиком времени 9, по информационному выходу с информационными линиями 13 выдачи, по управляющим входу и выходу с блоком 8 управления.

Блок 6 запуска (фиг. 6) предназначен для хранения некоторого кода и сравнения его с кодами, поступающими с контролируемого интерфейса с целью опознания события. Блок 6 запуска по первому информационному входу связан с выходом блока 1 преобразования параллельного кода в последовательный, по второму информационному входу — с информационными линиями 12 приема, по управляюще— му входу и выходу — с блоком 8 управления. В состав блока 6 запуска вхо— дят регистр 44, в котором хранится предварительно записанный с информационных линий 12 приема кода, элемент 45 сравнения, который производит сравнение состояния контролируемого интерфейса, поступающего на шины 23 -23 < с содержанием регистра 44. На фиг. 6 также обозначены управляющий вход 46 регистра 44 и выход 47 блока 6 запуска.

Блок 7 останова (фиг. 7) предназначен для хранения некоторого кода и сравнения его с кодами, поступающими с контролируемого интерфейса, с целью опознания события. Блок 7 останова по первому информационному

1084803

10 входу связан с выходом блока 1 преобразования параллельного кода в последовательный, по второму информационному входу — с информационными линиями 12 приема, по управляющим 5 входу и выходу — с блоком 8 управления. В состав блока 7 останова входят регистр 48, в котором хранится предварительно записанный с информационных линий 12 приема код, элемент 49 сравнения, который производит сравнение состояния контролируемого интерфейса, поступающего на шины 23 -23 < с содержимым регистра 48, вход 50 и выход 51.

Блок 8 управления (фиг. 8) обеспечивает взаимодействие блока 2 формирования адреса, блока 4 сравнения, блока 5 памяти данных, блока 6 запуска, блока 7 останова, счетчика 9 времени. Блок 8 управления по первым входу и выходу связан с блоком 6 запуска, по вторым входу и выходу — со счетчиком 9 времени, по третьим входу и выходу — с блоком 5 памяти данных, по четвертым входу и выходу — с блоком 4 сравнения, по пятому выходу — с блоком 2 формирования адреса и блокоМ 4 сравнения, по пятому входу — с блоком 2 формирования адреса, по шестому входу и выходу — с блоком 7 останова, по седьмому входу и выходу — с управляющими линиями 14 приема и 15 выдачи. В состав блока 8 управления входят регистры 52 -52, элемент И-НЕ 53, триггер 54, эле— мент ИЛИ-НЕ 55, элементы И вЂ” НЕ 56-58, элемент ИЛИ-НЕ 59, элементы И-НЕ 6040

62, элемент ИЛИ-НЕ 63, одновибратор 64, дешифратор 65, элементы И-НЕ 66-68, элемент 69 задержки.

Сигнал на входе 70 идентифицирует заполнение памяти, сигнал на вхо45 де 71 указывает на срабатывание счетчика 9, на выходе 72 — на восстановление или следующий запуск счетчика времени 9. Регистр 52.1 служит для фиксирования режима начала работы.

Первый выход этого регистра, иденти50 фицирующий начало работы по контролируемому коду, совместно с сигналом 47 результата сравнения устанавливает через элемент И-НЕ схемы 53 триггер 54 выход этого триггера совместно с вторым выходом регистра 54, идентифицирующим непрерывный режим работы через элемент ИЛИ-НЕ, вырабатывает сигнал "Работа", поступающий на входы элементов И-HE 60-62. Эти элементы через элемент ИЛИ-НЕ 63 и од,новибратор 64 вырабатывают на выхо де 73 сигнал записи в память. В выработке этого сигнала участвуют также первый выход регистра 52.3, идентифицирующий режим записи в память по изменению кодов на шинах контролируемого интерфейса, второй выход регистра 52,3, идентифицирующий режим записи в память по таймеру, третий выход регистра 52.3, идентифицирующий режим записи в память по командам задатчика, сигнала 30 результата сравнения, 32 — управления записью задатчиком 2 последовательностей 71, сообщающий о срабатывании счетчика 9 времени. Кроме того, элемент И-НЕ 60 вырабатывает сигнал 42 записи в блок 4 сравнения, а элемент И-НЕ 61 — сигнал 72 восстановления или следующего запуска счетчика 9 времени. Три выхода регистра 52.2, идентифицирующие режимы останова, совместно с сигналами 51 результата сравнения, 70 заполнения памяти, 15 7 окончания записи через элементы И-HE 56-59 вырабатывают сигнал 15 прерывания.

Сигнал 154, кроме того, сбрасывает регистр 52. и триггер 54. Сигналы записи в регистры 52 g -52 >, 44 и 48 вырабатываются дешифратором 65 и элементами И вЂ” НЕ 66-68.

Выход 74 блока управления управляет чтением информации из блока 5.

Счетчик 9 времени предназначен для фиксации временных интервалов.

По информационному выходу он связан с блоком 5 памяти данных, по управляющим входу и выходу — с блоком 8 управления.

Для облегчения понимания работы устройства на фиг. 2-8 показаны следующие сигналы: 15 -15 — седьмой управляющий вход блока 8 управления (сигналы адресов регистров 44, 48, 521-52 3, 15 g — седьмой управляющий вход блока 8 управления (сигнал, управляющий записью информации в регистры 44, 48 и 52), 16. -— седьмой управляющий вход блока 8 управления (сигнал, управляющий запросом информации из памяти), 15.6 — управляющий вход блока 3 памяти эталонный последовательности (сигнал, управляющий чтением из бло1084803

12 ка 3 памяти эталонной последовательности), 15 — седьмой управляющий вход блока 8 управления (сигнал, управляющий окончанием записи кодов контролируемого интерфейса в блок 5, 5 памяти данных); 15 1 — седьмой управ— ляющий выход блока 8 управления (сигнал, управляющий прерыванием по окончании работы), 15.g — седьмой управляющий выход блока 8 управления (сиг- 1О нал идентифицирующий код на информационных линиях 13 выдачи), 23. -23 первые информационные входы блока 2 формирования адреса, блока 4 сравнения, блока 5 памяти данных, блока 6 запуска, блока 7 останова, информационные выходы блока 1 преобразования параллельного кода в последовательный, пятый управляющий выход 28 блока 8 управления, второй управ в 20 ляющий вход блока 2 формирования адреса, третий управляющий вход блока 4 сравнения (сигнал, осуществляющий запуск БИУ), 29 + 29 — информационный выход блока 3 памяти эта в 25 лонной последовательности, второй информационный вход блока 2 формирования адреса, втоорой информационный вход блока 4 сравнения, код эталонной последовательности, 30 — щ управляющий выход блока 4 сравнения, первый управляющий вход блока 2 формирования адреса, четвертый управляющий вход блока 8 управления (сигнал, отражающий результат сравнения в блоке 4 сравнения) 31.1 — 31 — информационный выход блока 2 формирования адреса, второй информационный вход блока 3 памяти эталонной последовательности (сигнал, отражающий адрес необходимой эталонной последовательности); 32 — второй управляющий выход блока 2 формирования адреса, пятый управляющий вход блока 8 управления (сигнал запроса записи в блок 5 памяти данных), 33. — первый управляющий выход блока 2 формирования адреса, второй управляющий вход блока 4 сравнения (сигнал, управляющий занесением информации в регистр 39), 33.2 — первый управляющий выход блока 2 формирования адреса, второй управляющий вход блока 4 сравнения (сигнал, задающий режим сравнения содержимого регист5S ра 39 с кодом на шинах 29.< --29<, 33. — первый управляющий выход блока 2 формирования адреса, второй управляющий вход блока 4 сравнения (сигнал, задаюший режим сравнения содержимого регистра 39 с кодом на шинах 23. g -2 ", 75 — четвертый управлякцщнй выход блока 8 управления, первый управляющий вход блока 4 сравнения (сигнал, управляющий эанесением информации в регистр 39), 76 пятый управляющий выход блока 8 управления, третий управляющий вход блока 4 сравнения (сигнал, осуществляющий идентиФикацию кода контролируемого интерфеиса, поступающего в блок 4 сравнения по первому информационному входу), 46 — первый управляющий выход блока 8 управления, управляющий вход блока 6 запуска (сигнал, осуществляющий управление записью в регистр 44 информации, поступающей в блок 6 запуска по второму информационному входу), 47 управляющий выход блока 6 запуска, первый управляющий вход блока 8 уп1 равления (сигнал, отражающий резуль+тат сравнения состояния контролируемого интерфейса с содержимым регистра 44) 50 — шестой управляющий выход блока 8 управления, управляющий вход блока 7 останова (сигнал, осуществляющий управление записью в регистр 48 информации, поступающий в блок 7 останова по второму информационному входу), 51 — управляющий выход блока 7 останова, шестой управляющий вход блока 8 управления (сигнал, отражающий результат сравнения состояния контролируемого интерфейса с содержимым регистром 48)

70 — управляющий выход блока 5 памяти данных, третий управляющий вход блока 8 управления (сигнал, вырабатываемый блоком 5 памяти данных по заполнению памяти), 71 — управляющий выход счетчика 9 времени, второй управляющий вход блока 8 управления (сигнал, сообщающий о срабатывании счетчика времени), 72 — второй управляющий выход блока 8 управления, управляющий вход счетчика времени 9, (сигнал, осуществляющий восстановление (следующий запуск) счетчика времени 9), 73 — третий управляющий выход блока 8 управления, управляющий вход блока 5 памяти данных (сигнал, осуществляющий управление записью информации в блок 5 памяти данных), 74 — третий управляющий выход блока 8 управления, управляющий вход

13

1084803

14 блока 5 памяти данных (сигнал, осуществляющий управление чтением инфор мации иэ блока 5 памяти данных).

Устройство работает следующим образом. 5

При вводе информации с контролируемого интерфейса в блок 5 памяти, данных заносятся коды, отражающие состояние контролируемого интерфей са, и при необходимости — информа"ции о времени со счетчика 9 времени.

Запись в память кодов состояний контролируемого интерфейса может происходить в следующих режимах: по изменению кодов на шинах контроли- 15 руемого интерфейса, по командам блока 2 формирования адреса.

При работе в режиме записи в память по изменению кодов на шинах контролируемого интерфейса, информа- 20 ция о кодах контролируемого интерфейса поступает в блок 4 сравнения с информационных выходов блока 1 преобразования параллельного кода в последовательньй . Блок 4 сравнения осу- 25 ществляет сравнение предыдущего, записанного в регистр 39, кода контролируемого интерфейса с кодом, находящимся на информационном входе в настоящий момент, и в случае их 3О несовпадения вырабатывает управляющий сигнал 30 на четвертый вход блока 8 управления. Блок 8 управления по четвертому выходу 75 управляет записью нового кода в блок 4 срав-35 нения (в регистр 39) и по третьему выходу 73 — в блок 5 памяти данных.

Информация о кодах контролируемого интерфейса поступает в блок 5 памя-. ти данных по первому информационно- 4О му входу.

При работе в режиме записи в память по счетчику 9.времени информация с линий контролируемого интерфейса в блок 5 памяти данных прохо- ..45 дит через определенные промежутки времени, фиксируемые счетчиком 9 времени. Управление записью в блок 4 памяти данных осуществляется счетчиком 9 времени через блок 8 управления, сигналами 71 и 73. При этом сигналом 72 производится новый запуск счетчика времени.

При работе в режиме записи в память по командам блока 2 формирования адреса имееется возможность следить за правильностью последовательностей контролируемого интерфейса или другого процесса. При этом программа контроля и необходимые кЬды заранее записываются в блок 3 памяти эталонной последовательности с информационных линий 12 приема по сигналам 15...

После начала работы в этом, режиме (по сигналу 28) блок 2 формирования адреса по каждому импульсу генератора 27 импульсов формирует адрес ячейки блока 3 памяти эталонной последовательности, содержимое которой поступает на шины 29. -29 1 f

Формирование адреса зависит от предыдущего состояния на части шин 29 и от состояния на выходе мультиплексора 26. Часть разрядов кода на ши-, нах 29 управляет тем, какой из входов мультиплексора (23 .1 -23и, 30) будет подан на вход БМУ 24. На фиг.9 представлен алгоритм для проверки последовательности сигналов начальной