Полупроводниковое запоминающее устройство с побайтовой модульной организацией

Полупроводниковое запоминающее устройство с побайтовой модульной организацией

Иллюстрации

Показать все

Реферат

 

ПОЛУПРОВОДНИКОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ПОБАЙТОВОЙ МОДУЛЬНОЙ ОРГАНИЗАЦИЕЙ, содержащее М-1 восьмиразрядных модулей памяти, информационные входы и выходы которых соединены соответственно с входами первого и второго блоков формирования контрольных разрядов по rood 15, выходы первого блока формирования контрольных разрядов по niod 1э соединень с входами четырех контрольных разрядов М-го модуля памяти , выходы которых подключены к .первой группе входов блока выработки сигнала ошибки, вторая группа входов которого соединена с выходами второго блока формирования контрольных разрядов по mod 15, отличающееся тем, что, с целью повышения точности контроля модулей памяти за счет обнаружения четырехкратных ошибок, 3 его состав введены первый и второй блоки формирования четностиS входы первого из которых соединены соответственно с первым и пяты-1 информационными входами всех М-1 модулей памяти, а входы вто (Л рого блока формирования четности gf№mt соединены соответственно с первым iW. и пятыг. информационными выходами всех М-1 модулей памяти, причем выход первого блока формирования четИЗЁ ности соединен с входом дополнительного пятого контрольного разряда М-го модуля памяти, выход которого соединен с первым дополнительным входом блока выработки сигнала ошибки, второй дополнительный вход которого соединен с выходом второго блока формирования четности.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

3(50 - 1I С 29 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОбРЕТЕНИЙ И OTHPbfTMA (21) 2966901/18-24 (22) 31.07.80 (46) 07.04.84. Бюл. 9 13 (72) И.В. Огнев, Г.А. Бородин, А.К. Столяров и Н.И. Егорова (71) Московский ордена Ленина и ордена Октябрьской Революции энергетический институт (53) 681.327.6(088.8) (56) 1. Журавлев Ю.П. и др. Системное проектирование памяти ЦВМ, N.

"Советское радио", 1976, с. 277-278.

2. Хетагуров А.я. и др. Повышение надежности цифровых устройств методами избыточного кодирования. M., "Знергия", 1974, с. 271.

3. Журавлев Ю.П. и др. Надежность и контроль ЦВМ. М., "Советское радио", 1978, с. 109-125 (прототип). (54)(57) ПОЛУПРОВОДНИКОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ПОБАЙТОВОЙ МОДУЛЬНОЙ ОРГАНИЗАЦИЕЙ, содержащее

М-1 восьмиразрядных модулей памяти, информационные входы и выходы которых соединены соответственно с входами первого и второго блоков формирования контрольных разрядов по

mod 15, выходы первого блока формирования контрольных разрядов по шоо 15 соединены с входами четырех контрольны разрядов Yi ro модуля памяти, выходы которых подключены к первой группе входов блока выработки сигнала ошибки, вторая группа входов котсрого соединена с выходами второго блока формирования контрольных разрядов по лосе 15, о т л и— ч а ю щ е е с я тем, что, с целью повышения точности контроля модулей памяти эа счет обнаружения четырехкратных ошибок, в ==ro состав введены первый и второй блоки формирования четности, вхацы первого из которых соед: иены соответственно с первым и пятым информационными входами всех М-1 модулей памяти, а входы второго блока формирования четности соединены соответстзенно с первым и пятым информационными выходами всех М-1 модулей памяти, причем выход первого блока формирования четности соединен с входом дополнительного пятого контрольного разряда М-го модуля памяти, выход которого соединен с первым дополнительным входом блока выработки сигнала ошибки, второй дополнительный вход которого соединен с выходом второго блока формирования четности °

1084900

Изобретение относится к вычйслительной технике и может быть использовано в полупроводниковых запоминающих устройствах с побайтовой модульной организацией и со схемами обнаружения многократный ошибок.

Известно запоминающее устройство (ЗУ) с обнаружнием ошибок, содержащее блок памяти, информационные входы и выходы которого соединены соответственно с входами первого и второго блоков формирования четчости, выходы которых соединены с входом контрольного разряда блока памяти и входом блока сравнения, второй вход которого подключен к выходу контрольного разряда блока памяти 1 3.

Недостатком данного устройства является невысокая точность контроля, поскольку в нем обнаруживаются только однократные ошибки.

Известно также запоминающее устройство с обнаружением и исправлением ошибок, содержащее несколько модулей памяти для хранения одной и той же информации и блоки обнаружения и исправления ошибок f2 ).

Недостатком этого ЗУ является большое количество оборудования.

Наиболее близким к изобретению по технической сущности и достигаемому результату является запоминающее устройство с модульной организацией, содержащее М-1 восьмиразрядных модулей памяти, информационные входы и выходы которых соединены соответственно с входами первого и второго блоков формирования контрольных разрядов по mod 15, выходы первого блока формирования контрольных разрядов rro mod 15 соединены с входами четырех контрольных разрядов

M-го модуля памяти, выходы которых подключены к первой группе входов блока выработки сигнала ошибки, вторая группа входов которого соединена с Выходами второго блока фор мирования контрольных разрядов по шой 15 3 1.

Недостатком известного устройства является невысокая точность контроля из-за невозможности обнаружения всех четырехкратных ошчбок.

Цель изобретения — повьппение точности контроля модулей памяти за счет обнаружения четырехкратных ошибок.

Указанная цель достигается тем, 1 что в полупроводниковое запоминающее устройство с побайтсвой модульной организацией, содержащее M-1 восьмиразрядных модулей памяти, информационные входы и выходы которых соединены соответственно с входами первого и второго блоков формирования контрольных разрядов по шод 15, 1О выходы первого блока формирования контрольных разрядов по mod 15 соединены с входами четырех контрольных разрядов M-го модуля памяти, выходы которых подключены к первой

Tãðóïïå входов блока выработки сигнала ошибки, вторая группа входов которого соединена с выходами второго блока формирования контрольных разрядов по mod 15 введены первый и второй блоки формирования четности, входы первого из которых соединены соответственно с первым и пятым информационными входами всех И-1 модулей памяти, а входы второго блока формирования четности соединены соответственно с первым и пятым информационными выходами всех И-1 модулей памяти, причем выход первого блока формирования четности соединен с входом дополнительного пятогс контрольного разряда И-ro модуля памяти, выход которого соединен с первым дополнительным входом блока выработки сигнала ошибки, второй дополнительный вход которого соединен с выходом второго блока формирования четности.

На чертеже представлена блоксхема предлагаемого устройства.

Нолупроводниковое запоминающее устройство с побайтовой модульной организацией содержит первый i к второй

2 блоки формирования контрольных разрядов по шос1 15, И модулей 3 памяти, первый 4 и второй 5 блоки формирования четности и блок 6 выработки сигнала ошибки.

Информационные входы 7 устройства соединены с информационными входами И-1 модулей 3 памяти к с входачи первого блока 1 формирования контрольных . . :::-.пядов по mod 15, а первый

8 и пятый 9 информациснные входы всех И-1 модулей 3 памяти сае инены с входами первого блока - ; формирования четности.

Информационнь.е выходы 10 устройства соединены с информационными вьходами И-1 модулей 3 памяти и с входа1084900

Таким образом, полученное значение пятого контрольного разряда И-го модуля 3 памяти позволяет обнаружить все четырехкратные ошибки, что при45 водит к возможности обнаружения в предложенном устройстве всех ошибок до седьмой кратности вклйчительно в

И восьмираэрядных модулях памяти на интегральных запоминающих микросхе5О мах.

Применение изобретения позволяет значительно повысить точность кантра-

3 ми второго блока 2 формирования контрольных разрядов по шай 15, а первый 11 и пятый 12 информационные выходы всех M-1 модулей 3 памяти соединены с входами второго блока 5 формирования четности.

Выходы первого блока 1 формирования контрольных разрядов па mod 15 соединены с входами контрольных разрядов M-ro модуля 3 памяти, выходы которых соединены с первой группой входов блока 6 выработки сигнала ошибки, выход первого блока 4 формирования» четности подключен к дополнительному входу пятого контрольного разряда M-го модуля 3 памяти, дополнительный выход которого соединен с первым дополнительным входом

1блока 6 выработки сигнала ошибки, второй дополнительный вход которого соединен с выходом второго блока 5 формирования четности, а вторая группа входов блока 6 выработки сигнала ошибки соединена с выходами второго блока 2 формирования контрольных разрядов по шас1 15.

Устройство работает следующим образом.

Коды чисел. подлежащих записи в очередном цикле обращения .к запоминающему устройству по записи, поступают на информационные входы 7 устройства и далее на информационные входы И-1 модулей 3 памяти, а также на входы первого блока 1 формирования контрольных разрядов по mod 15.

С выхода блока 1 формирования контрольных разрядов no mod 15 значение свертки входного кода по mod 15 записывается в первые четыре разряда М-го модуля 3 памяти. Однако при этом 25,71K возможных четырехкратных ошибок во входных кодах сверткой по

mod 15 не обнаруживается.

Для выявления этих ошибок в пятый контрольный разряд И-го модуля 3 памяти вводится значение А„, равное где а„- и а 5; — соответственно первый и пятый информационные разряды в каждой группе из восьми разрядов

И-1 модулей 3 памяти.

ЗО

Формирование этого признака четности для каждых вышеуказанньгх первого и пятого (можно второго и шестого, третьего и седьмого или четвертого и восьмого) разрядов

v производится в первом блоке 4 формирования четности, после чего полученное значение А записывается в пятый контрольный разряд И-ro пятиразрядного модуля 3 памяти.

В режиме считывания коды считываемых из запоминающего устройства чисел поступают на информационные выходы 10 устройства, а контрольные радряды иэ И-ro модуля 3 памяти через первую группу входов и первый дополнительный вход — на блок 6 выработки сигнала ошибки, предназначенный для фиксации исправной или неисправной рабаты устройства.

Аналогична работе первого блока 1 формирования контрольных разрядов по тай 15 и первого блока 4 формирования четности во втором блоке 2 формирования контральньгх разрядов па mod 15 и втором блоке 5 формирования четности производится вьгработка пяти контрольных разрядов из кодов считанных чисел, которые поступают на вторую группу входов и второй

,дополнительный вход блока 6 выработки сигнала ошибки. При этом все ошибки, вплоть до семикратных, за исключением 25,71 четырехкратных ошибок, для которых вычет равен нулю, обнаруживаются с помощью второго блока 2 формирования контрольных разрядов па шой 15, а оставшиеся четырехкратные сшибки — с помощью второго блока 5 формирования четности. ля за счет обнаружения всех четырехкратных ошибок.

ЗНИИПИ Заказ 2024/49 Т аа 575 Подписное