Запоминающее устройство

Запоминающее устройство

Иллюстрации

Показать все

Реферат

 

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее основной и дополнительный накопители, регистр числа, группы элементов И, элементов ИЛИ и блок задания адреса, один выход которого подключен к адресным входам основного накопителя, а вход является входом устройства, причем вторые входы элементов И первой группы соединены соответственно с одними выходами основного накопителя, вторые входы элементов И второй группы - с другими выходами основного накопителя, выходы элементов И первой и второй групп подключены соответственно к входам элементов ИЛИ, выходы которых соединены с соответствующими входами регистра числа, выходы которого подключены к одним информационным входам основного накопителя, выходы регистра числа подключены к вторым входам соответствующих элементов И третьей группы, к выходам которых подсоединены соответствующих входы элементов И четвертой группы, а выходы этих элементов соединены соответственно с другими информационными входами основного накопителя, отличающееся тем, что, с целью повышения надежности запоминающего устройства , оно содержит блок подключения корректирующих разрядов, входы первой и .второй групп которого подключены к информационным выходам дополнительного накопителя, а вход к третьему выходу блока задания адреса и синхронизирующему входу основного накопителя, выходы первой группы блока подключения корректирующих разрядов подключены к первым входам соответствующих элементов И первой группы, выходы второй группы блока подключения корректирующих разрядов подключены к первым входам соответствующих элементов И второй и треть9 ей групп, а выход - к управляющему входу основного накопителя. 2. Устройство по П.1, отличающееся тем, что блок под|ключения корректирующих разрядов содержит два регистра сдвига, три счетчика , дешифратор, элемент сравнения, 00 генератор тактовых импульсов, два формирователя одиночных импульсов, дополнительные группы элементов И, со дополнительную группу элементов ИЛИ, о со группы элементов НЕ, группу триггеров , элементы И, элементы ИЛИ и триг геры, причем информационные входы первого регистра являются входами первой группы блока подключения корректирующих разрядов, а информационные входы второго регистра подключены к выходам элементов НЕ первой группы, входы которых являются входами второй группы блока подключения корректирующих разрядов, один вход каждого триггера первой группы соединен с выходом соответствующего эле

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И)

3(5() С 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЬГПФ (21) 3494106/18-24 (22) 23.07.82 (46) 07.04.84. Бюл. К - 13 (72) Н.И. Безручко (53) 681.327.66(088.8) (56) 1. IEEE Trans. Марь., V.MAG-10, 1974, Ф 3.

2. Авторское свидетельство СССР ((- 907587, кл. G 11 С 29/00, 1980 (прототип). (54)(57) 1. ЗАПОМИНАКй(ЕЕ УСТРОЙСТВО, содержащее основной и дополнительный накопители, регистр числа, груп- . пы элементов И, элементов ИЛИ и блок задания адреса, один выход которого подключен к адресным входам основного накопителя, а вход является входом устройства, причем вторые входы элементов И первой группы соединены соответственно с одними выходами основного накопителя, вторые входы элементов И второй группы — с другими выходами основного накопителя, выходы элементов И первой и второй групп подключены соответственно к входам элементов ИЛИ, выходы которых соединены с соответствующими входами регистра числа, выходы которого под" ключены к одним информационным входам основного накопителя, выходы регистра числа подключены к вторым входам соответствующих элементов И третьей группы, к выходам которых подсоединены соответствующих входы элементов

И четвертой группы, а выходы этих элементов соединены соответственно с другими информационными входами основного накопителя, о т л и ч а ю— щ е е с я тем, что, с целью повышения надежности запоминающего устройства, оно содержит блок подключения корректирующих разрядов, входы первой и .второй групп которого подключены к информационным выходам дополнительного накопителя, а вход— к третьему выходу блока задания адреса и синхронизирующему входу основного накопителя, выходы первой группы блока подключения корректирующих разрядов подключены к первым входам соответствующих элементов И первой группы, выходы второй группы блока подключения корректирующих разрядов подключены к первым входам соответствующих элементов И второй и третьей групп, а выход — к управляющему входу основного накопителя.

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок под1ключения корректирующих разрядов содержит два регистра сдвига, три счетчика, дешифратор, элемент сравнения, генератор тактовых импульсов, два формирователя одиночных импульсов, дополнительные группы элементов И, дополнительную группу элементов ИЛИ, группы элементов НЕ, группу триггеров, элементы И, элементы ИЛИ и триг геры, причем информационные входы первого регистра являются входами первой группы блока подключения корректирующих разрядов, а информационные входы второго регистра подключены к выходам элементов НЕ первой группы, входы которых являются входами второй группы блока подключения корректирующих разрядов, один вход калдого триггера первой группы соединен с выходом соответствующего эле084903

1 мента И первой дополнительной группы, а его другой вход подключен к выходу соответствующего элемента ИЛИ дополнительной группы, выход данного триггера подключен к первым входам элементов И второй дополнительной группы соответствующего разряда, вторые входы соответствующих элементов

И второй дополнительной группы каждого разряда соединены с выходом соответствующих элементов И третьей дополнительной группы, входы каждого элемента И третьей дополнительной группы подключены к выходам соответствующего разряда второго регистра сдвига и элемента НЕ первой группы, выход каждого элемента И второй дополнительный группы подключен к входу соответствующего триггера второй группы, к одному входу соответствующих элементов ИЛИ дополнительной группы через соответствующий элемент НЕ второй группы подключены третьи входы соответствующих элементов И первой дополнительной группы, а к другим входам соответствующих элементов ИЛИ дополнительной группы подключены выходы триггера второй группы, выходы элементов ИЛИ допол нительной группы подключены к входам первого элемента И, выход которого соединен с входом первого триггера, один выход первого триггера подключен к одному входу второго элемента И, второй вход которого соединен с выходом первого формирователя одиночнык импульсов, выход второго элемента И подключен к первым входам двух регистров сдвига и к входу второго триг гера, выход которого подключен к одному входу третьего элемента И, а другой вход соединен с генератором тактовых импульсов, выход третьего элемента И подключен к одним входам четвертого и пятого элементов И, выходы которых подключены к вторым входам соответственно первого и второго регистров сдвига, выход четвертого элемента И подключен к входу первого счетчика, информационные выходы которого подключены к входам дешифратора, выход которого подключен к управляющему входу элемента сравнения, информационные входы которого подключены к соответствующим выходам второго и третьего счетчиков, .входы которых подключены к старшему разряду соответственно первого и второго регистров сдвига,.выход элемента сравнения подключен к входу второго формирователя одиночных импульсов, к входу третьего триггера и к одному входу первого элемента ИЛИ, другой вход которого соединен с выходом второго элемента ИЛИ, входы данного элемента ИЛИ соединены с выходами элементов И второй дополнительной группы, выходы элементов И первой дополнительной группы подключены к входам третьего элемента ИЛИ, выход которого подключен к одному входу четвертого триггера и к одному входу пятого триггера, другие входы которых соединены с выходом первого элемента ИЛИ, выходы четвертого и пятого триггеров подключены соответственно к другим входам четвертого и пятого элементов И, выход второго формирователя одиночных импульсов подключен к третьим входам двух регистров сдвига, выход третьего триггера подключен к первым входам элементов И первой дополнительной группы, причем вход первого формирователя одиночных импульсов является входом блока подключения корректирующих разрядов, выходами первой группы которого являются выходы элементов

НЕ второй группы, выходами второй группы — выходы триггеров второй группы, а выходом — другой выход первого триггера, 1

Изобретение относится к вычислительной технике и может быть использовано при разработке устройств хранения дискретной информации последовательно-параллельного действия.

Известно запоминающее устроиство, содержащее многоразрядный основной накопитель, дополнительный накопитель, логические элементы и триггеры (1).

1084903

В этом запоминающем устройстве дополнительный накопитель является маркировочным и служит для хранения адресов неисправных слов основного накопителя с целью дальнейшей блокировки их использования ° При этом в технологическом цикле изготовления

ЗУ, для получения его оптимальной информационной емкости, необходимо предусматривать сортировочные one- 10 рации позиционного размещения устройств памяти в разрядах основного накопителя в соответствии с числом и местом расположения неисправных

1 элементов в каждом из них. 15

Недостатком устройства является то, что сортировочные операции значительно удлиняют технологический цикл изготовления ЗУ и увеличивают стоимость.

Кроме того, недостатком является отсутствие автоматической блокировки информации. Это ведет к тому,. что замена в разрядах основного на25 капителя любого из блоков памяти требует нового их размещения, замены дополнительного накопителя, что крайне сложно производить в изготовленном образце ЗУ.

Наиболее близким техническим решением к изобретению является запоминающее устройство с коррекцией информации, содержащее основной и дополнительный накопители, регистр числа, группы элементов И, элементов З5

ИЛИ и блок адреса, один выход которого подключен к адресным входам основного накопителя, другой выход — к адресным входам дополнительного накопителя, а вход является входом устройства, причем вторые входы элементов И первой группы соединены соответственно с одними иэ выходов основного накопителя, вторые входы элементов И второй группы — с другими 4> выходами основного накопителя, выходы элементов И первой и второй групп подключены соответственно к входам элементов ИЛИ, выходы которых подключены соответственно к входам регистра числа, выходы которого подключены к одним из информационных входов основного накопителя ° Кроме того, выходы регистра числа подключены к вторым входам соответствующих элемен- Ы тов И третьей группы, к выходам которых подсоединены соответствующие входы элементов И четвертой группы, а выходы этих элементов соединены соответственно с другими информацион ными входами основного накопителя (23.

В известном устройстве используется еще один дополнительный накопитель для хранения номеров неисправных разрядов, который управляет работой элементов И первых трех групп.

Недостатком известного устройства является то, что замена любого вьппедшего из строя разряда основного накопителя или введение дополнительного разряда требует заменьг дополнительного накопителя для хранения номеров неисправных разрядов, а отсутствие автоматической коррекции .«- .формации в неисправных разрядах основного накопителя снижает надежность запоминающего устройства.

Целью изобретения является повышение надежности запоминающего уст-. ройства.

Поставленная цель достигается тем, что запоминающее устройство, содержащее основной и дополнительный накопители, регистр числа, группы элементов И, элементов ИЛИ и блок задания адреса, один выход которого подключен к адресным входам основного накопителя, а вход является входом устройства, причем вторые входы элементов И первой группы соединены соответственно с одними выходами основного накопителя. вторые входы элементов И второй группы — с другими выходами основного накопителя, выходы элементов И первой и второй групп подключены соответственно к входам элементов ИЛИ, выходы которых соединены с соответствующими входами регистра числа, выходы которого подключены к одним информационным входам основного накопителя, выходы регистра числа подключены к вторым входам соответствующих элементов И третьей группы. к выходам которык подсоединены соответствующие входы элементов И четвертой группы, а выходы этих элементов соединены соответственно с,цругими информационными входами основного накопителя, содержит блок подключения корректирующих разрядов, входы первой и второй групп которого подключены к информационным выходам дополнительного накопителя, а вход — к третьему выходу блока задания адреса и синхронизирующему

1084903 входу основного накопителя, выходы первой группы блока подключения корректирующих разрядов подключены к первым входам соответствующих элементов И первой группы, выходы вто- S рой группы блока подключения корректирующих разрядов подключены к первым входам соответствующих элементов

И второй и третьей групп, а выход— к управляющему входу основного нако- 1О пителя.

Кроме того, блок подключения корректирующих разрядов содержит два регистра сдвига, три счетчика, дешифратор, элемент сравнения, генератор тактовых импульсов, два формировате,ля одиночных импульсов, дополнительные группы элементов И, дополнительную группу элементов ИЛИ, групгы 2О элементов НЕ, группу триггеров, элементы И, элементы ИЛИ и триггеры, причем информационные входы первого регистра являются входами первой группы блока подключения корректирую-д щих разрядов, а информационные входы второго регистра подключены к выходам элементов НЕ первой группы, вхо- . ды которых являются входами второй группы блока подключения корректирую-ЗО щих разрядов, один вход каждого триггера первой группы соединен с выходом соответствующего элемента И первой дополнительной группы, а его другой вход подключен к выходу соответствующего элемента ИЛИ дополни35 тельной группы, выход данного триггера подключен к первым входам элементов И второй дополнительной группы

40 соответствующего разряда, вторые входы соответствующих элементов И второй дополнительной группы каждого разряда соединены с выходом соответствующих элементов и третьей дополнительной группы, входы каждого элемента И третьей дополнительной

45 группы подключены к выходам соответствующего разряда второго регистра сдвина и элемента НЕ первой группы, выход каждого элемента И второй дополнительной группы подключен к входу соответствующего триггера второй группы, к одному входу соответствующих."элементов ИЛИ дополнительной группы через соответствующий элемент НЕ второй группы подключень: третьи входы соответствующих элементов И первой дополнительной группы, а к другим входам соответствующих элементов ИЛИ дополнительной группы подключены выходы триггеров второй группы, выходы элементов ИЛИ дополнительной группы подключены к входам первого элемента И, выход которого соединен с входом первого триггера, один выход первого триггера подключен к одному входу второго элемента

И, второй вход которого соединен с выходом первого формирователя одиночных импульсов, выход второго элемента И подключен к первым входам двух регистров сдвига и к входу второго. триггера, выход которого подключен к одному входу третьего элемента И, а другой вход соединен с генератором тактовых импульсов, выход третьего элемента И подключен к одним входам четвертого и пятого элементов И, выходы которых подключены к вторым входам соответственно первого и второго регистров сдвига, выход четвертого элемента И подключен к входу первого счетчика, информационные выходы которого подключены к входам дешифратора, выход которого подключен к управляющему входу элемента сравнения, информационные входы которого подключены к соответствующим выходам второго и третьего счетчиков, входы которых подключены к старшему разряду соответственно первого и второго регистров сдвига, выход элемента сравнения подключен к входу второго формирователя одиночных импульсов, к входу третьего триггера и к одному входу первого элемента ИЛИ, другой вход которого соединен с выходом второго элемента ИЛИ., входы данного элемента ИЛИ соединены с выходами элементов И второй дополнительной группы, выходы элементов И первой дополнительной группы подключены к входам третьего элемента ИЛИ, выход которого подклю-чен к одному входу четвертого триг-ера и к Одному входу пятого триггера другие входы которых соединены с выходом первого элемента ИЛИ, выходы четвертого и пятого триггеров подключены соответственна к другим входам четвертного и пятОГО элементов Ир выход второ.: формирователя одиночных импульсов подключен к третьим входам двух регистров сдвига, выход третьего триггера подключен к первым входам элементов И первой дополнительной группы, причем вход первого фарм -свателя одиночных импульсов является входам блока подключения корректирую=

1084903 щих разрядов, выходами первой группы э которого являются выходы элементов P

НЕ второй группы, выходами второй в группы — выходы триггеров второй Н группы, а выходом — другой выход пер†5 г вого триггера. т

На фиг. 1 изображена блок-схема т предложенного запоминающего устройства; на фиг. 2 — функциональная схен ма блока автоматического подключения 10 р корректирующих разрядов. в

Запоминающее устройство содержит и блок 1 задания адреса, дополнительт ный накопитель (ДП) 2, блок 3 подч ключения корректирующих разрядов !5 (ПК), основной накопитель 4, состоящий из (n+m) разрядов, где т разряB дов 5 корректирующие, регистр 6 числа, первую 7, вторую 8, третью 9, в четвертую 10 группы элементов И и группу элементов ИЛИ 11. в

Первые 12 и вторые 13 входы бло- ИЛИ ка 3 подключены к информационным выходам ДП 2, а третий вход 14 — к в третьему выходу блока 1 задания и в к синхронизирующему входу основного р накопителя. Первые 15 выходы блока 3 с подключены к первым входам первой P группы элементов И 7, вторые 16 вы- в ходы подключены к первым входам соответствующих элементов И второй 8 и третьей 9 групп, а третий выход к

17 — к управляющему входу основного 4 накопителя 4, за счет чего разреша- п ется выдача информации из накопитет ля 4 в регистр 6 числа или запись

35 п в накопитель 4.

В каждом разряде основного након пителя 4 расположен блок памяти с к последовательным вводом-выводом дан- р

40 ных, номера неисправных элементов п которых записаны в соответствующих И разрядах ДП 2. с

ДП 2 может быть реализован на программируемых полупроводниковых микросхемах.

Блок 3 подключения корректирующих разрядов содержит первый 18, второй

19 регистрь1 сдвига, первый 20,. второй 21, третий 22 счетчики, дешифратор 23, элемент 24 сравнения, генератор 25 тактовых импульсов, первый 26, второй 27 формирователи одиночных импульсов, первую 28, вторую

29, третью 30 дополнительные группы элементов И, первый 31, второй 32, третий 33, четвертый 34, пятый 35 элементы И, дополнительную группу

8 лементов ИЛИ 36, первый 37, втоой 38, третий 39 элементы ИЛИ, перую 40, вторую 41 группы элементов

Е, первую 42, вторую 43 группы тригеров, первый 44, второй 45, треий 46, четвертый 47, пятый 48 риггеры.

Первые 12 входы блока 3 подключеbt к .информационным входам первого егистра 18 сдвига, к входам соотетствующих элементов НЕ 4! и третьм входам соответствующих элеменов И 28. Вторые 13 входы подключены ерез инверторы 40 к информационным ходам второго регистра 19 сдвига, третий 14 вход — к входу формироателя 26 одиночных импульсов.

Один вход триггера 42 соединен с

ыходом соответствующего элемента

28, а его другой вход подключен к

ыходу соответствующего элемента

36. Выход триггера 42 подключен первым входам всех элементов И 29 каждом разряде. Вторые входы соотетствующих элементов И 29 каждого азряда соединены с выходом соответтвующих элементов И 30, входы котоых подключены к выходам соответстующих элементов НЕ 40 и регистра

9 сдвига.

Выход элементов И 29 подключен входу соответствующих триггеров

3, выходы которых в каждой группе одключены к одним входам элеменов ИЛИ 36, к другому входу которых одключен выход элемента НЕ 41.

Выходы элементов ИЛИ 36 подключеы к входам элемента И 31, выход оторого соединен с входом триггеа 44. Один выход триггера 44 одключен к одному входу элемента

32, второй вход которого соединен формирователем 26 одиночных импульсов.

Выход элемента И 32 подключен к первым входам регистров 18 и 19 сдвига и к входу триггера 45, выход которого подключен к одному входу элемента И 33, а другой вход — к выходу генератора 25 тактовых импульсов.

Выход элемента И 33 подключен к одним входам элементов И 34 и И 35, к другим входам которых подключены выходы соответственно триггеров 47 и 48. Выходы элементов И 34 и И 35 подключены к вторым входам соответстМЯно регистров 18 и 19 сдвига. Кроме того, выход элемента И 34 подключен

10 ные, та сигналы с дополнительного

;накопителя 2, в котором записан кад

"0, проходя через группу элементов

НЕ 41, элементы ИЛИ 36 вызывают срабатывание элемента И 31, который переключает триггер 44. Данный триггер дает разрешение по шине 17 на считывание слова из основного накопителя 4, которое через элементы И 7. ИЛИ 11 записывается в регистр 6 числа. При этом выходной уровень сигнала НЕ 41 разрешает работу элементам И 7 па первому входу.

Наличие разрешения по шине 17 требуется также для записи чисел из регистра 6 числа в основной накспитель 4. Запись при наличии кода "0" в разрядах допалнительнага накопителя 2 производится обычным способом па шинам 52.

Организацию процесса считывание запись в основной накопитель по сигналу разрешение 17 можно произвести, например, с использованием буферного регистра и шинного формирователя, которые на чертежах не показаны.

При неисправном элементе памяти в разряде (одном или нескольких) асновнога накопителя 4 и в соответствующем разряде дополнительного накопителя 2 записана "1 . В этом случае элемент И 31 не срабатывает, триггер 44, находясь в исходном состоянии, разрешает работать элементу И 32, через ко";îðûé проходит одиночный импульс, сформированный формирователем 26. Данный формирователь срабатывает с задержкой относительно подачи синхронизирующега сигнала 14, равной суммарной длительности перехадньг< процессов работы элементов НЕ 41„ИЛИ 36, И 31 и триггера 44.

Па сигналу с элемента И 32 записывается информация дополнительного накопителя 2 в оба регистра 18 и 19

iдви а параллельнq вr в. е раэряпы и перебрасывается триггер 45, гем самым подключает генератор 25 гактовых импульсов к регистрам сдвига через элементы И 33-35.

Запоминающее устройства пер=ходит в режим кс::- аоля. В этом режиме генератор 25 сдвигает инфармацию «днавременно в двух регистрах с ™-:..-.-- . тем самим производится запись единиц регистров в счетчики 21 н- 2, Так как запись s регистр 19 ";::=,-ига гз дополнительного накопителя 2 пра;"::= води гся через элемент НЕ 40 а в рс1084903 к входу счетчика 20, информационные выходы которого подключены к входам дешифратора 23. Выход дешифратора 23 подключен к управляющему входу элемента 24 сравнения, информационные входы которого подключены к соответствующим выходам счетчиков 21 и

22, а выходы данных счетчиков подключены к последнему разряду соответственно регистров 18 и 19 сдвига.

Выход элемента 24 сравнения подключен к входу формирователя 27 одиночных импульсов, к входу триггера 46 и к одному входу элемента ИЛИ 37, другой вход которого соединен с выходом элемента ИЛИ 38. Входы элемента ИЛИ 38 соединены с выходами элементов И 29, а выходы элементов

И 28 подключены к входам элемента

ИЛИ 39, выход которого подключен к одному входу триггера. 47 и одному входу триггера 48, другие входы которых подключены к выходу элемента

ИЛИ 37.

Выход формирователя 27 одиночных импульсов подключен к третьим входам регистров 18 и 19 сдвига, выход триггера 46 — к первым входам элементов И 28.

Первые 15 ьь.ходы блока 3 подключе30 ны к соответствующим выходам группы элементов НЕ 41, вторые 16 выходы— к соответствующим выходам группы триггеров 43, а третий 17 выход — к другому выходу триггера 44.

В блоке 3 используется элемент 24 5 сравнения, который реализует функцию нестрогого ф) неравенства по инфор-. мации двух счетчиков 21 и 22.

Запоминающее устройство работает ,следующим образом.

Перед выборкой очередного слона все исполнительные .элементы блока 3 сброшены в исходное состояние (на чертежах шина управления сбросам не показана).

По адресу 49 и по шине 50 выбирается страница памяти в основном накапител= 4 а путем подачи из блока задания адреса синхронизирующега сигнала па шине 14 производится послецавательнае считывание (запись) многоразрядных слов из (в) выбранной страницы. По синхронизируюдему сигналу 14 производится также блоком адреса перебор адресов допол"- 55 нительнога накопителя 2 шинами 51.

Если все элементы памяти очередного слова основного накопителя 4 исправ1084

11 зультате сдвига в счетчике 22 хранит.— ся информация о числе исправных элементов m корректирующих разрядов 5, а в счетчике 21 — число неисправных элементов в и разрядах основного накопителя.

После сдвига на п тактов (предполагается п т) регистры 18 и 19 сдвига очищаются и выходной сигнал де1шифратора 23, управляемый счетчиком

20, разрешает работу элемента 24 сравнения, который срабатывает, если число исцравных элементов m pB3pR дов 5 больше или равно числу неисправных элементов и разрядов накопителя 4. В противном случае элемент 24 сравнения не срабатывает, выбирается второе слово, а первое блокируется блоком управления (не показан).

35

После срабатывания элемента 24 сравнения запоминающее устройство переходит в режим работы подключения корректирующих разрядов. По сигналу с элемента 24 сравнения формирователь 27 записывает единицу одновременно в оба регистра 18 и 19 сдвига, перебрасывается триггер 46, который подает разрешающий

30 уровень на первые входы группы элементов И 28 и через элемент ИЛИ 37 перебрасывается триггер 48. Данный триггер блокирует элементом И 35 вход регистра 19 сдвига от генератора 25 тактовых импульсов. Далее, производят через элементы И 33 и

34 последовательный сдвиг ранее записанной единицы в регистр 18,. определяют разряд, в котором хранится неисправный элемент, при этом 40 на выходе соответствующего разряда

12 накопителя 2 находится постоянная единица. В результате последовательного обращения к каждому разряду, за счет потактного сдвига в ре- 45 гистре 18 единицы, срабатывает соответствующий элемент И 28 и триггер 42, разрешающий работу по первому входу элементам И 29. После срабатывания элемента И 29 сигнал через элемент ИЛИ 39 перебрасывает триггеры 47 и 48, тем самым запрещает через элемент И 34 выдавать тактирующие импульсы в регистр 18, а разреша- ет сдвигать единицу в регистре 19 55 сдвига. Единица в этом регистре переписывается поразрядно и при наличии исправных элементов памяти корректи903

12 рующих 5 разрядов срабатывают элемент И 30 и соответствующий элемент

И 29, который находится в группе, ранее выбранной триггером 42 и соответствующий триггер 43. Кроме того, выходной сигнал элемента И 29 через элемент ИЛИ 38 опять перебрасывает триггер 47 и 48, а в момент срабатывания триггера 43 через элемент

ИЛИ 36 сбрасывается соответствующий триггер 42.

Таким образом, потенциальный уровень выходного сигнала триггера 43 подключает соответствующие элементы И 8 и 9 к разрядам основного накопителя 4. При этом, если элемент

И 31 не срабатывает, значит имеется еще неисправный элемент памяти, информацию которого необходимо корректировать.

Поскольку триггеры 47 и 48 уже переброшены, то это позволяет продолжить сдвиг единицы в регистре 18 сдвига. Далее производится работа аналогично описанной до тех пор, пока не срабатывает элемент И 31 и не перебросится триггер 44. В итоге выходы 16 триггеров 43 за счет элементов И 8 и 9 подключают взамен всех разрядов с неисправными элементами памяти корректирующие разряды с исправными элементами основного накопителя.

После такого подключения разрешающий сигнал 1? позволяет получить скорректированное слово из накопителя 4.

Коррекция числа при записи в основной накопитель 4 из регистра 6 числа производится через элементы

И 9 и 10, а коррекция числа при считывании — через элементы И 8 и ИЛИ 1 1.

Таким образом, предложенное запоминающее устройство позволяет автоматически корректировать информацию неисправных элементов основного накопителя во время работы. По числу несрабатываний элемента 24 сравнения

1 в режиме контроля ЗУ определяется требуемая дополнительная емкость основного накопителя.

Введенйе автоматической коррекции в сравнении с прототипом позволяет: — оперативно набрать требуемую недостающую емкость ЗУ за счет добавления (или имеющегося резерва) разрядов основного накопителя; — не заменять дополнительный накопитель при увеличении разрядов основного накопителя, что важно в случае

1084

10 выхода из строя какого-либо из разрядов в изготовленном ЗУ. В этом случае на разряде накопителя 12, соответствующем дефектному разряду основного накопителя, достаточно зафиксировать постояниую логическую единицу. В результате повьппается надежность ЗУ; сократить производственные затраты, требуемые для достижения необходимой информационной емкости ЗУ.

90З

14

Количество разрядов накопителей ,определяется частотой подачи синхронизирующих сигналов 14 и быстродействием блока 3.

При частоте синхронизации 100 кГц и использовании интегральных микросхем серии 155 количество разрядов накопителей составит около 40.

1084903

BHHHHH Заказ 2024/49 тираж 42е Подписное

Филиал ППП "Патент", г. Ymopop, ул.Проектная,4