Преобразователь двоичного кода в двоично-десятичный и обратно

Преобразователь двоичного кода в двоично-десятичный и обратно

Иллюстрации

Показать все

Реферат

 

ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЬЙ И ОБРАТНО, содержащий регистр двоичного кода, регистр двоично-десятичного кода, сумматор, блок хранения эквивалентов, выход которого соединен с первым информационным входом сумматора, генератор импульсов, первый и второй элементы И, элемент ИЛИ, отличающийся тем, что, с целью повьшения быстродействия, в него введены первый и второй многоразрядные коммутаторы, первый, второй и третий одноразрядные коммутаторы, счетчик, дешифратор, триггер и элемент И-НЕ, причем сумматор и блок хранения эквивалентов выполнены двоичными, выходы счетчика соединены с разрядными входами дешифратора и блока хранения эквивалентов, выходы дешифратора соединены с первой группой информационных входов регистр двоич но-десятйчного кода, выходы которого соединены с входами элемента И-НЕ и с первой группой информационных входов первого многоразрядного коммутатора , вторая группа информационных входов которого является первой группой информационных входов преобразователя , управляющий вход которого соединен с первыми управляющими входами первого и второго одноразрядных коммутаторов, первым входом элемента ИЛИ и запрещающим входом дешифратора, выход переноса сумматора соединен с управляющим входомдешифратора и информагционным входом первого одноразрядного коммутатора, второй управляющий вход которого соединен с выходом старшего разряда регистра двоично-десятичного кода, вторая группа информационных входов которого соединена с выходами первоQ б го многоразрядного коммутатора, уп (Л равляющий вход которого соединен с выходом триггера, подключенного к (Управляющему входу второго многоразрядного коммутатора и первому управляющему входу третьего одноразрядного коммутатора, второй управляющий ход которого является входом начальной установки преобразоватеоо ля и соединен с входами сброса триг05 гера, счетчика, регистров двоичного и двоично-десятичного кодов, выходы которых являются соответственно первой и второй группами информационных выходов преобразователя, вторая группа информационных входов которого соединена с первыми информационными входами второго многоразрядного коммутатора , вторы)е информационные входы которого соединены с выходами сумматора , а выходы соединены с инфорцаIционными входами регистра двоичного кода, вход записи которого соединен с выходом первого элемента И, первый и второй входы которого соответствен

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И ABTOPGHOMV СВИДЕТЕЛЬСТВУ нык входов которого является первой группой информационных входов преобразователя, управляющий вход которого соединен с первыми управляющими входами первого и второго одноразрядных коммутаторов, первым входом о элемента ИЛИ и запрещающим входом де-шифратора, выход переноса сумматора соединен с управляющим входом дешифратора и информационным входом первого одноразрядного коммутатора, второй управляющий вход которого соединен с выходом старшего разряда регистра двоично-десятичного кода, вторая группа информационных входов которого соединена с выходами первого многоразрядного коммутатора, управляющий вход которого соединен с выходом триггера, подклк>ченного к

>управляющему входу второго многоразрядного коммутатора и первому управляющему входу третьего одноразрядного коммутатора, второй управляющий .уход которого является входом начальной установки преобразователя и соединен с входами сброса триггера, счетчика, регистров двоичного и двоично-десятичного кодов, выходы которых являются соответственно первой и второй группами информационных выходов преобразователя, вторая груп па информационных входов которого соединена с первыми информационными входами второго многоразрядного коммутатора, вторые информационные входы которого соединены с выходами сумматора, а выходы соединены с информационными входами регистра двоичного кода, вход записи которого соединен с выходом первого элемента И, первый и второй входы которого соответственЮ %

° °

° °

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 35 14148/18-24 (22) 18.11.82 (46) 15.04.84. Бк>л. N - 14 (72) Ю..П. Барметов, С.А. Боев и Ю,И. Евтеев (71) Воронежский технологический институт (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

У 526886, кл. С 06 F 5/02, 1974.

2. Авторское свидетельство СССР

11> 732853, кл. G 06 F 5/02, 1977 (прототип). (54)(57) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО

КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ И ОБРАТНО, содержащий регистр двоичного кода, регистр двоично-десятичного кода, сумматор, блок хранения эквивалентов, выход которого соединен с первым информационным входом сумматора, генератор импульсов, первый и второй элементы И, элемент ИЛИ, о т л ич а ю шийся тем, что, с целью повышения быстродействия, в него введены первый и второй многоразрядные коммутаторы, первый, второй и третий одноразрядные коммутаторы, счетчик, дешифратор, триггер и элемент И-НЕ, причем сумматор и блок хранения эквивалентов выполнены двоичными, выходы счетчика соединены с разрядными входами дешифратора и блока хранения эквивалентов, выходы дешифратора соединены с первой группой информационных входов регистра двоично-десятичного кода, выходы которого соединены с входами элемента И-НЕ и с первой группой информационных входов первого многоразрядного коммутатора, вторая группа информацион„„SU„„1086424 А

1086424

20

30

35 но соединены с выходами первого и третьего одноразрядных коммутаторов, информационный вход третьего одноразрядного коммутатора соединен с выходом генератора импульсов, подключенного к счетному входу счетчика, вход генератора импульсов соединен с выходом второго одноразрядного коммутатора, соединенного с установочным входом. триггера, и является выходом окончания преобразования преобразователя, выход элемента И-НЕ соединен

Изобретение относится к области цифровой вычислительной техники и может быть использовано в специалиЪ зированных устройствах и вычислительных машинах.

Известен преобразователь двоичного кода в двоично-десятичный и обратно, содержащий регистр двоичного числа, регистр двоично-десятичного числа, формирователь эквивалентов, переключатель эквивалентов, одноразрядный сумматор и блок управления 515.

Недостаток данного преобразователя состоит в низком быстродействии, что является следствием последовательной обработки значений разрядов.

Наиболее близким к предлагаемому по технической сущности и схемному решению является преобразователь двоичного кода в двоично-десятичный и двоично-десятичного. кода в двоичный, содержащий регистр двоичного числа, блок двоично-десятичных эквивалентов, двоично-десятичный сумматор регистр двоично-десятичных чисел, распределитель импульсов, схему сравнения, генератор импульсов, первый и второй элементы И, элемент ИЛИ, элемент HE первую, вторую, третью и четвертую группы элементов И, причем выходы распределителя импульсов подключены к входам первой и второй групп элементов И, к вторым входам которых присоединены выходы разрядов двоичного регистра, выходы элементов

И первой и второй групп подключены к входам блока двоично-десятичных эквивалентов, выходы которого подклю чены к входам двоично-десятичного с вторым управляющим входом второго одноразрядного коммутатора, информационный вход которого соединен с выходом второго элемента И, входы которого соединены с выходами регистра двоичного кода, вход записи регистра двоично-десятичного кода соединен с выходом элемента ИЛИ, второй вход которого соединен с выходом третьего одноразрядного коммутатора, выход регистра двоичного кода подключен к второму информационному входу сумматора. сумматора, выходы которого соединены с, входами регистра двоично-десятичных чисел E 2 3.

Недостаток этого преобразователя состоит в относительно низкой средней скорости преобразования в режиме преобра-ования двоичного кода в двоично-десятичный, связанной с последовательным опросом всех разрядов двоичного числа.

Целью изобретения является повышение быстродействия преобразователя.

Поставленная цель достигается тем, что в преобразователь двоичного кода в двоично-десятичный и обратно, содержащий регистр, двоичного кода, регистр двоично-десятичного кода, сумматор, блок хранения эквивалентов, выход которого соедийен с первым информационным входом сумматора, генератор импульсов, первый и второй элементы И, элемент ИЛИ, введены первый и второй многоразрядные -коммутаторы, первый, второй и третий одноразрядные коммутаторы, счетчик, дешифратор, триггер и элемент И-НЕ, причем сумматор и блок хранения эквивалентов выполнены двоичными, выходы счетчика соединены с разрядными входами дешифратора и блока хранения эквивалентов, выходы дешифратора соединены с первой группой информационных входов регистра двоично-десятичного кода, выходы которого соединены с входами элемента

И-НЕ и с первой группой информационных входов первого многоразрядного коммутатора, .вторая группа информационных входов которого является

3 1086424 первой группой информационных входов преобразователя, управляющий вход которого соединен с первыми управляющими входами первого и второго одноразрядных коммутаторов, первым 5 входом элемента ИЛИ и запрещающим входом дешифратора, выход переноса сумматора соединен с управляющим входом дешифратора и информационным входом первого одноразрядного комрегистра двоична-десятичного кода соединен с выходом элемента ИЛИ, вто" рой вход которого соединен с выходом третьего одноразрядного коммутатора, выход регистра двоичного кода подключен к второму информационному входу сумматора.

На чертеже приведена структурная схема предлагаемого преобразователя.

Преобразователь содержиТ многоинформационный вход третьего одновысокий потенциал. На информационразрядного коммутатора соединен с :; ный вход 18 преобразователя подаетвыходом генератора импульсов, подклю- 45 ся двоичный код. Строб, приходящий ченного к счетному входу счетчика, по входу 24 преобразователя, передним вход генератора импульсов соединен фронтом производит установку регистс выходом второго одноразрядного ком- ров 5 и 16 и счетчика 13 в нулевое мутатора, соединенного с установоч- состояние. Задним фронтом стробовоным входом триггера, и является . 50 го сигнала двоичный код, подаваемый выходом окончания преобразования .. по входу 18 преобразователя, заиопреобразователя, выход элемента И-НЕ сится в регистр двоичного кода 5, соединен с вторым управляющим входом триггер 3 переводится .в единичное второго одноразрядного коммутатора, состояние, обеспечивая проход сигинформационный вход которого соеди- 55 налов стробирования с генератора нен с выходом второго элемента И, 12 через одноразрядный коммутатор входы которого соединены с выходами 9 и элемент И 4 на регистр 5 двоичрегистра двоичного кода, вход записи ного кода, а также пересылку резульмутатора, второй управляющий вход разрядные коммутаторы 1 и 2, триггер которого соединен с выходом старшего 3, элемент И 4, регистр 5 двоичного разряда регистра двоично-десятичного кода, двоичный блок 6 хранения кода, вторая группа информационных эквивалентов, двоичный сумматор 7, входов которого соединена с выходами 15 одноразрядные коммутаторы 8-10, первого многоразрядного коммутатора элемент И 11, генератор 12 импульсов, управляющий вход которого соединен . счетчик 13, элемент ИЛИ 14, элемент с выходом триггера, подключенного И-НЕ 15, РегистР 16 двоично-десЯтичк управляющему входу второго много- ного коДа Дешифратор разрядного коммутатора и первому уп20

Коммутатор 1 предназначен для перавляющему входу третьего одноразряд- Редачи в РегистР 5 инвеРтиРованногс. ного коммутатора, второй управляющий двоичного кода с информационного вход которого является входом началь- входа 18 пРеобРазователЯ или пРЯмого ной установки преобразователя и сое- кода с выхода сумматора 7.

Яг 25 динен с входами сброса триггера, Коммутатор 2 осуществляет передачу счетчика, регистров двоичного и двоич кода с информационного входа 19 прено-десятичного кодов, выходы которых образователя или с выходов регистра б являются соответственно первой и 16 двоично-десятичного кода. Выходы второй группами информационных выхо- регистров 5 и 16 являются первой 20 дов преобразователя, вторая группа З0,и второй 2 1 группами выходов преобинформационных входов которого соеди- Разователя, выход 22 которого являетнена с первыми информационными входа- ся выходом конца преобразования. ми второго многоразрядного коммута- Управляющий вход 23 задает выбор затора, вторые информационные входы кона преобразования, а вход начальной которого соединены с выходами сумма- 35 Установки 24 осуществляет подготовку тора, а выходы соединены с информа- . преобразователя к работе. ционными входами регистра двоичного Предлагаемый преобразователь ракода, вход записи которого соединен ботает следующим образом. с выходом первого элемента И, первый В режиме преобразования двоичного и.второй входы которого соответствен-40 числа в двоично-десятичное на управ-, но соединены с выходами первого и ляющем входе 23 преобразователя до третьего одноразрядных коммутаторов, подачи кода числа устанавливается

S 10864 тата вычитания с выхода сумматора

7 через коммутатор 1 на вход регистра 5. Высокий потенциал на управляющем входе 23 разрешает проход сигнала с выхода разряда переноса сумка5 тора 7 через коммутатор 8 на вход элемента И 4, который формирует сигнал занесения информации в регистр 5 по результату вычитания. Второй коммутатор 10 высоким потенциалом на управляющем входе устанавливается на пропуск сигнала с элемента И 11 на вход генератора 12 импульсов, и этот же потенциал на управляющем входе 23 разрешает работу дешифратора 17.

Предлагаемый преобразователь позволяет использовать одни и те же коды двоичных эквивалентов в обоих

t режимах преобразования, поэтому двоичный код, проходя через коммутатор 1, инвертируется. После занесения двоичного кода в регистр 5 вклю чается генератор 12 импульсов. Счетчик 13 формирует первый адрес выборки двоичного эквивалента из блока, 6 хранения эквивалентов. Двоичный эквивалент из блока 6 подается по первому информационному входу сумматора 7, по второму информационному входу которого подается инвертированный код преобразуемого двоичного числа с выхода регистра 5. В сумматоре

7 происходит вычитание двоичного эквивалента из кода преобразуемого числа, и если вычитание имеет отрицательный результат, о чем говорит.высокий потенциал на выходе переноса сумматора, то двоичный код преобра3уемого числа остается в регистре 5 без изменения, так как прохождение

40 ,стробового сигнала на вход регистра

5 через элемент И 4 запрещего нулевым потенциалом с выхода одноразрядного коммутатора 8.

Соответствующее значение разряда

45 регистра 16 также остается нулевым, так как высокий потенциал на выходе переноса сумматора 7 запрещает формирование импульса низкого потенциала дешифратора 17. Счетчик 13 формирует следующий адрес выборки двоичного эквивалента из блока 6. Если вычитание вновь имеет отрицательный результат, то процесс повторяется. В блоке

6 хранения эквивалентов хранятся двоичные коды чисел 1,2,4,8, 10,20, 40э80э 100э200е400в800э 1000э 20001

4000, 8000 и т.д. Количество хранимых

24 б двоичных чисел определяется разрядностью преобразуемых двоичных чисел.

Вычитание двоичных эквивалентов из кода преобразуемого числа начинается с большего двоичного эквивалента, т.е. по первому адресу блока 6 хранится больший двоичный эквивалент. В случае успешного вычитания двоичного эквивалента из кода преобразуемого числа на выходе разряда переноса двоичного сумматора 7 устанавливается нулевой потенциал, который, поступая на дешифратор 17, разрешает формирование сигнала установки в единичное состояние соответствующего разряда регистра 16. Номер разряда заносимой единицы определяется счетчиком 13. Нулевой потенциал с выхода переноса сумматора 7, проходя через коммутатор 8 на вход элемента И 4, инвертируется и разрешает проход стробового сигнала занесения на вход регистра 5. Результат вычитания с выхода сумматора 7 через коммутатор

1 заносится в регистр 5. Процесс вычисления повторяется, но с двоичными эквивалентами сравнивается уже результат вычитания, полученный в предыдущем цикле вычисления. Преобразование продолжается до тех пор, пока элемент И 11 не зафиксирует нулевой результат в регистре 5.

В этом случае элементом И 11 и коммутатором 10 формируется сигнал выключения генератора 12,останавливающий формирование импульсов на выходе элемента И 4. Этим же сигналом осуществляется перевод триггера 3 в нулевое состояние, обеспечивающее пропуск в устройство нового кода для преобразования и строба его занесения. Готовность устройства к приему нового кода подтверждается низким потенциалом, устанавливающимся на выходе 22 устройства.

После выключения генератора сигналом с выхода элемента И 11 в регистре 16 содержится двоично-десятичный эквивалент преобразуемого двоичного числа.

В режиме преобразования двоичнодесятичного числа в двоичное на управляющий вход 23 преобразователя подается нулевой потенциал, который запрещает работу дешифратора 17, разрешает проход сигнала через коммутатор 8 со старшего разряда регистра

16 на вход элемента И 4, переводит второй коммутатор 10 на пропуск сиг1086424 нала окончания преобразования с элемента И-НЕ 15. На информационный вход 18 преобразователя подается двоично-десятичный код числа, а на вход 24 преобразователя — строб с канала. Передним фронтом строб производит. начальную установку (установку в нулевое состояние) регистров 5 и

16 и счетчика 13. По заднему фронту стробового сигнала производится запись двоично-десятичного кода в регистр 16. Задним фронтом стробового сигнала осуществляется перевод триггера 3 в единичное состояние, обеспечивающее переключение коммутатора 2 на инвертирование и пропуск кода с инверсного выхода регистра

16 на информационный вход этого регистра. Второй информационный вход преобразователя отключается. Коммута- 0 тор 9 высоким потенциалом переводится на пропуск сигнала с выхода генератора 12 на стробовый вход регистра

16 через элемент. ИЛИ 14, который открыт нулевым потенциалом, установленным на управляющем входе 23 преобразователя. После записи двоичнодесятичного числа в регистр 16 включается генератор импульсов 12. Счетчик 13 формирует первый адрес выборки двоичного эквивалента из блока

6 хранения эквивалентов. Двоичный эквивалент с выхода блока б подается на первый вход сумматора 7, где он суммируется с кодом, поданным с ре- 35 гистра 5 по второму входу сумматора 7.

В первом такте работы устройства с выхода регистра 5 по второму входу сумматора 7 подается нулевой код, 40 так как регистр 5 обнулен. Код с.сумматора 7 через коммутатор 1 подается на информационный вход регистра 5.

Выход старшего разряда регистра 16 управляет прохождением тактового 45 сигнала через элемент И 4 на стробо-. вый вход регистра 5. В случае единичного значения старшего разряда регистра 16 элемент И 4 открывается, пропуская стробовый импульс с выхода 50 коммутатора 9, и код с выхода сумматора 7 заносится в регистр 5 двоичного кода. Если же старший разряд в регистре 16 имеет нулевое значение, то содержимое регистра 5 остается 55 неизменным.

В следующем такте преобразования код в регистре 16 сдвигается на один разряд в сторону старших разрядов.

Счетчиком 13 формируется следующий адрес выборки двоичного эквивалента из блока 6. Содержимое регистра 16 постоянно анализируется на нуль. В случае наличия нуля во всех разрядах регистра 16 единичный поте,нциал с выхода элемента И-НЕ !5, проходя через коммутатор 10, инвертируется и .выключает генератор 12 и пульсов, после чего в регистре 5 будет содержаться двоичный эквивалент двоичнодесятичного числа, записанного в регистр i6.

Предлагаемое изобретение позволяет повысить среднюю скорость преобразования двоичного числа в двоично-десятичное по сравнению с устройствомпрототипом, в котором двоично-десятичное число получается после опроса всех разрядов двоичного кода (быстродействие преобразователя-прототипа определяется разрядностью двоичного числа, предлагаемое устройство позволяет завершать преобразование, не формируя нулевые значения после

4 последней значащей единицы двоичнодесятичного числа, т.е. сокращая время преобразования на число тактов, необходимое для формирования оставшихся нулевых разрядов); упростить устройство преобразователя за счет замены двоично- десятичного сумматора двоичным, меньшим по объему, исключения группы элементов И и схемы сравнения (замена двух групп элементов И с открытым коллектором или тремя состояниями на выходе двумя коммутаторами не приводит к увеличе" нию .аппаратурных затрат, введение элементов И, И-НЕ и коммутаторов компенсируется удалением группы элементов И); упростить согласование преобразователя со специализированными устройствами и процессорами выj числительных машин„ выпускаемых промьппленностью (если в преобразователе-прототипе в режиме преобразования двоично-десятичного кода в двоичный на входах двоично-десятичного числа код необходимо держать постоянно, то предлагаемый преобразователь после занесения кодов в регистры работает автономно, подтверждая свою готовность к очередному циклу работы выдачей сигнала низкого потенциала в канал).

1086424 10

ИЫМПЙ Заказ 2243/46 Тиоал 699 Подллолоа

Флллал ШШ Наталт, г. Уигорол, ул.Gpeasasaa,4

Обнуление регистров в устройствепрототипе производится путем подачи нулевых кодов на входы устройства, на что затрачивается дополнительное время. Этот недостаток исключается в предлагаемом преобразователе.