Вычислительное устройство

Вычислительное устройство

Иллюстрации

Показать все

Реферат

 

ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, Содержащее п-1 сумматоров, (п - разрядность операндов), п -1 групп коммутаторов , первую группу элементов И, первую группу элементов ИЛИ, причем первый информационный вход -го коммутатора J-и группы (,...,п-1; 1 1,... ,h) соединен с входом i-го разряда первого операнда устройства, первый вход К-го разряда в-го сумматора (,...,n-Hi, в 1,...,П-2) соединен с выходом (К-1)-го разряда (И+1)-го сумматора, отличающ ее с я тем, что, с целью повьшения быс,тродействия при вычислении функции ct x/г, устройство содержит матрицу элементов И, п-и сумматор, группу элементов НЕ, группы сумматоров по модулю два, вторые группа элементов И, ИЛИ, причем выход т-го коммутатора j-й группы (,... ,п +1) соединен с первым входом соответствующего сумматора по модулю два соответствующей группы, выходы л-го элемента ИЛИ первой группы и (i-l)-ro элемента И первой группы соединены с выходами 1 -го разряда устройства, управляющие входы коммутаторов j-й группы соединены с выходе (j+1)-ro элемента И второй группы, второй ин-. формационный вход К-го коммутатора j-й группы соединен с входом (К-1)го разряда первого операнда устройства , вторые входы сумматоров по модулю два j-й группы соединены с выходом (j+1)-ro элемента ИЛИ второй группы и первым входом первого разряда j-ro сумматора, выходы сумматоров по модулю два у-й группы соединены с вторыми входами соответствующих разрядов j-ro сумматора, первые Входы элементов И j-го столбца матрицы соединены с входом j-ro разрядд (Л второго операнда устройства, второй вход р-го элемента И j-ro столбца с |матрицы (,...,n-j) соединен с входом ()-ro разряда второго операнда устройства, выход с},-го элемента И и-го столбца матрицы ( 1,...,п-С) соединен с третьим входом (-И)-го разряда (g + D-ro сумматора, оо о входы -разрядов первого операнда устройства через соответств ощие элемен4: td ты НЕ группы соединены с первыми вхо-t дами соответствукящх разрядов п-го Oi сумматора, вторые входы и (и-2)-. го разрядов п-го су№«атора соединены с входами п-го и (n-l)-ro разрядов второго операнда устройства соответственно , второй вход первого разряда п-го сумматора соединен с шиной единичного потенциала устройства, выход элемента И (n-l)-ro столбца матрищ соединен с третьим входом п-го разряда сумматора, третий вход первого разряда первого сумматора соединен с входом первого разряда второго

СООЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН. „,Я0„„1086426

3 @ G 06 F 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

OO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ "

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3263097/18-24 (22) 25.03.81 (46) 15.04.84. Бюл. 1Ф 14 (72) Г.Е. Пухов, А.И. Стасюк, Ф.Е. Лисник и А.И. Гузенко (7 1) Киевский ордена Трудового Красного Знамени институт инженеров гражданской авиации (53) 681.325.5(088.8) (56) 1. Авторское свидетельство СССР . М 748410, кл. С 06 F ?/52, 1978.

2. Авторское свидетельство СССР

9 920?1 2, кл. G 06 F 7/52, 1980 (прототип) . (54)(57) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее п -1 сумматоров, (n — разрядность операндов), и -1 групп.коммутаторов, первую группу элементов

И, первую группу элементов ИЛИ, причем первый информационный вход j-го коммутатора j-й группы (j =1,,...,n-1;

11,...,n) соединен с входом 1-го разряда первого операнда устройства, первый вход К-го разряда й-го сумматора (К=2,...,n+1 9 =1,...,tl-2) соединен с выходом (К-1)-го разряда, (+1)-ro сумматора, о т л и ч а ющ е е с я тем, что, с целью повьппения быстродействия при вычислении функции а(=х А, устроцство содержит

2 матрицу элементов И, п -й сумматор, группу элементов НЕ, группы сумматоров по модулю два, вторые группш элементов И, ИЛИ, причем выход е-го . коммутатора j-й группы (m=1,...,и+1) соединен с первым входом соответствующего сумматора по модулю два соответствующей группы, выходы i-ro элемента ИЛИ первой группы и (1-I)-ro элемента И первой группы соединены с выходами 1-ro разряда устройства, управляющие входы коммутаторов )-й группы соединены с выходом (j+1)-ro элемента И второй группы, второй ин-. формационный вход К-ro коммутатора

1 -й группы соединен с входом (К-1)ro разряда первого операнда устройства, вторые входы сумматоров по модулю два $-й группы соединены с выходом (j+1)-ro элемента ИЛИ второй. группы и первым входом первого раз» ряда 1 -го сумматора, выходы сумматоров по модулю два 1"й группы соединены с вторыми входами соответствующих разрядов 1 -го сумматора, первые входы элементов И 1-го столбца мат.рицы соединены с входом 1-го разряда второго операнда устройства, второй вход р-го элемента И 1-го столбца матрицы (р=1,...,п- ) соединен с входом (3+1)-ro разряда второго элеоперанда устройства, выход ф го мента И 6-ro столбца матрицы (ф=

=1,...,n-0) соединен с третьим входом (q+1)-го разряда (й+1)-го сумматора, входы разрядов первого операнда устройства через соответствующие элементы НЕ группы соединены с первыми входами соответствующих разрядов n-ro сумматора, вторые входы n ro и (n-2)го разрядов и-го сумматора соединены с входами и-ro и: (n-1)-го разрядов второго операнда устройства соответственно, второй вход первого разряда н-ro.ñóèèàòoðà соединен с шиной единичного потенциала устройства, выход элемента И (n-1)-ro столбца матрицы соединен с третьим входом n-ro разряда сумматора, третий вход первого разряда первого сумматора соединен с входом первого разряда второго

1086426 операнда устройства соответственно, первый вход каждого элемента ИЛИ первой группы соединен с выходом соответствующего сумматора:по модулю два п -й группы, второй вход 1-ro элемента ИЛИ первой группь1 соединен с первым выходом переноса (1-1)-ro сумматора, первый вход i-ro сумматора по модулю два и-й группы и первый вход ч-го элемента И первой группы соединены с выходом (1 +1)-го элемента

И в горой группы, второй вход i--го сумматора по модулю два и -й группы, Изобретение относится к вычислительной технике и может быть применено в спецпроцессорах или в комплек" се с цифровой вычислительной машиной для оперативного вычисления эависи„г мости aC= — 1 например, в системах автоматического управления динамическими объектами или технологическими процессами. 10

Известно вычислительное устройст-во, предназначенное для деления двоичных чисел, содержащее п параллельных (a+2)-разрядных сумматора, (n+1) -разрядные преобразователи прямого кода в дополнительный, причем выход каждого j-го разряда j-ro сумматора (1 =1,2,...,п, 1=1,2,. ° .,и) соединен с первым входом (i+1)-ro

I разряда (j+1)-го сумматора, первые входы первого сумматора подключены к входам первого операнда устройства, вторые входы разрядов сумматоров подключены к соответствующим выходам преобразователей, информационные входы которых подключены к входам второго операнда устройства, управляющие входы преобразователей начиная со второго, соединены с выходами знаковых разрядов предыдущих сумматоров 30 которые также являются выходами устройства (13.

Недостатком этого устройства является относительно невысокое быстродействие. Кроме того, это устройство З5 не может производить операции деления. второй вход i-го. элемента И первой группы и первый вход 1-го элемента

ИЛИ второй группы соединены с вторым выходом переноса i-ro сумматора, второй вход каждого элемента ИЛИ второй группы подключен к выходу соответствующего элемента ИЛИ первой группы, первый вход i-го элемента И второй группы соединен с выходом соответствующего элемента ИЛИ первой группы, а второй вход — с выходом промежу точной суммы (и+1)-го разряда (i -1)го сумматора.

Наиболее близким к предлагаемому по технической сущности является вычислительное устройство, предназначенное для умножения и деления, содержащее й-1 сумматоров (и — разрядность операндов), и -1 групп коммутаторов, группы элементов запрета, И и ИЛИ, причем первый информационный вход i-го коммутатора 1-й группы (j =1,...,h-1;.i =1,...,и) соединен с входом i-го разряда первого операнда устройства, первый вход К-ro разряда t --го сумматора (К=2,...,8+1;

6=1,...,n -2) соединен с выходом (К-1) -го разряда (Ю +1) -r o сумматора, выходы переполнения сумматоров являются выходами первой группы устройства, выходы старших разрядов сумматоров и выходы всех разрядов первого сумматора являются выходами второй группы устройства, входы разрядов второго операнда соединены с первыми входами соответствующих элементов

И группы, информационные входы элементов запрета группы соединены с выходами переполнения соответствующих сумматоров, вторые входы элементов И группы и управляющие входы элементов запрета группы подключены к управляющему входу устройства, выходы элементов И группы и элементов запрета группы соединены с входами соответствующих элементов ИЛИ группы, выходы которых подключены к вторым информационным входам коммутаторов соответствующих групп, управляющие входы которых подключены к управляющему входу устройства (21 .

° 1086426 4

Недостатком этого устройства является невысокое быстродействие х2 при вычислении функции С=-" — свя2 занное с тем, что результат этой операции приходится вычислять в два этапа.

Цель изобретения - повышение быстродействия устройства при вычислении функции х2

Указанная цель достигается тем, что в вычислительное устройство, содержащее и -1 сумматоров, (и — разрядность операндов), и -1 групп коммутаторов, первую группу элементов И, первую группу элементов ИЛИ, причем первый информационный вход i-ro коммутатора,1-й группы (j = 1,...,n-1;

i= 1,...,n) соединен с входом 1-го разряда первого операнда устройства, первый вход К-го разряда Й-го сумматора (К--2,...,0+1; 9 =1,...,n-2) сое- динен с выходом (К-1)-ro разряда (1 +1) -ro сумматора, дополнительно вве25 дены матрица элементов И, и -й сумматор, группа элементов НЕ, группы сумматоров по модулю два, вторые группы элементов И, ИЛИ, причем выход а-ro коммутатора j-й группы (оп=1,...,0+1) соединен с первым входом соответствующего сумматора по модулю два соответствующей группы, выходы i-го элемента ИЛИ первой группы и (i-1)-ro элемента И первой 35 группы соединены с выходами 1-го разряда устройства, управляющие входы коммутаторов j-й группы соединены с выходом (j+1)-ro элемента И второй группы, второй информационный вход 40

К-го коммутатора 1-й группы соединен с входом (К-1)-ro разряда первого операнда устройства, вторые входы сумматоров по модулю два j-й группы соединены с выходом (j+1)-го элемен- 45 та ИЛИ второй группы и первым входом первого разряда j-ãî сумматора, выходы сумматоров по модулю два 1-й группы соединены с вторыми входами

C соответствующих разрядов 1-го сумма- 50 тора, первые входы элементов И 1 -го столбца матрицы соединены с входом

1 -го разряда второго операнда устройства, второй вход р-го элемента

И )-го столбца матрицы (р=1,...,п-.,1),55 соединен с входом (j+1)-ro разряда второго операнда устройства, выход

g-го элемента И 9-го столбца матрицы (1,=1,...,n-t) соединен с третьим. входом (q,+1)-ro разряда (0+1)-го сумматора, входы разрядов первого операнда устройства через соответствующие элементы НЕ группы соединены с первыми входами соответствующих разрядов n-ro сумматора, вторые входы n-ro и (n -2)-го разрядов A -ro сумматора соединены с входами)о -ro и (n-1)-ro разрядов второго операнда устройства соответственно, второй вход первого разряда n -ro сумматора соединен с шиной единичного потенциала устройства, выход элемента

И (n-1)-го столбца матрицы соединен с третьим входом n го разряда сумма-! тора, третий вход первого разряда первого сумматора соединен с входом первого разряда второго операнда устройства соответственно, первый вход каждого элемента ИЛИ первой группы соединен с выходом соответствующего сумматора по модулю два п -й группы, второй вход i --ro элемента

ИЛИ первой группы соединен с первым выходом переноса (i-f)-го сумматора, первый вход i-го сумматора по модулю два и-й группы и первый вход i --ro элемента И первой группы соединены с выходом

На фиг.1 представлена схема вычислительного устройства (для случая

n=5); на фиг.2 — схема одного разряда сумматора.

Вычислительное устройство содержит сумматоры 1 коммутаторы 2 групп, матрицу элементов И 3, сумматоры по модулю два 4 первой, второй, третьей и четвертой групп, элементы НЕ 5 группы, элементы ИЛИ 6 первой группы, . элементы И 7 первой группы, элементы

И 8 второй группы, элементы ИЛИ 9 второй группы, сумматоры по модулю

S 108642о

Два 10 пятой группы, входы 11 перво.го операнда, входы 12 второго.операнда, выходы 13, шину 14. единичного потенциала, шину 15 нулевого потенразрядные векторы, представляющие собой разрядные изббражения чисел х, о и О соответственно построен из двух одноразрядных сумматоров 16 и 17.

Работа устройства для вычисления

Х зависимости вида X =ah представ- 1и

1 . Z 9 ленной в разрядной форме Х=

Фч trV

ХХ-Zd.--о, (1 поясняется конкретным примером, 15

V 12 hit где х = (хх. .х), 1

2 1

2 2

92 1

Z 7. Z

32

22

V

z =разрядные матрицы, представ ляющие собой разрядное нзо бражение.х и

z прип 3.

Выражение (1) в развернутом, виде для случая, когда h - =5, имеет вид f 12 11

Х+ХХ - 2о

13 21 12

Xx - Zo . go(, 2 23 14- 31 22 х+ х х+хх -2о(, 2аС-2К

24 15 41 32 gg 14

ХХ+ХХ - Zd — 2с -Zd-Zot

9 34 25 51. 42 ЭЗ Z4 16

x+xx4xx -zan -20 20 Ы 2Ы

35 5 43 34 хх - zññ- 2о(-20" 2о(45 53 44 35

Х +XX Zo(-20, 2Ы

Е4

- Z0L zk

5 55

Х вЂ” 24Ф

«

Х =Х. +Х 2» (%)

Ч(1} v(j 1)" Ч(3} -(1-1)

Я® -, величина, принимающая значения

-0-1) (j-1! при (eE (Л . (3}

1»

3 о(= при

Когда j 1, то х(о1= О и (01=

При реализации вычислений в соответствии с (3)-(6) возможен также один из двух случаев.

Если при реализации выражения (4) и, соответственно (3) оказалось, что Й = О, а при последующей реализации выражения (5) (т.е. j = j +1) значе- . ние переноса из старшего разряда О, Х(i)0 О, циала. Каждый разряд сумматора 1

»«(„g „«)», .@» ...Ц», Ь=(оо...о )Обозначим в выражении (2) векторы

° ° ° ° О» х) °

Каждый разряд (=1,2, ° ° .оп) k иско-. мого вектора определяется по выра- 45 жению (1) где Š— значение переноса из старmего разряда разрядного вектора И1, определяемого на основании выражения ч(1)-" ч(1) ч ()) 1 х

2 1

"Х

3 21

ХХ Х

3 2

Х Х

Э

Z

5

Ь.

0

7 1086426 8

«y (j l I

1 вектора х равно единице, то прнни- го и первого сумматоров. 1 поступают мается, что г 1 = а(= 1, и вычисли- соответствующие векторы х г()1 1 : ч(1(р тельный процесс продолжается анало- Й(э1, tt(31, чх(4(, (+ х(41» Ф, при гично (3) -(6) . . этом в соответствии с выражениями

Если в результате j"ão вычисле- 5 (3)-(6) .на вторых выходах переносов ния по выражению (4), (3) 8 = 1,,. третьего, второго и первого сумматоа при последующем (j+1)-м вычисле- ров 1 и соответственно на выходах нии по выражению (5) модуль вектора . 13, 13, 13 образуются значения ((l. - =(Х01 1=! (Э 11» м(И Ф1> 3 2 у ч

М = х1 + х 2 1 больше или разрядов at с((вектора о(. равен удвоенному модулю вектора 10 Если на выходе i-ro разряда 13

2 ЕОИ

1 °

2 -E . т.е. выполняется нерввенст- :энвченне сВ О, е нв первом выходе переноса последующего сумматора 1 образуется единичный сигнал, то он х + t 2 i 2 P(i((, (7) через. второй вход i -го элемента

15 ИЛИ 6 поступае1 на выход !3(, т.е. то далее выражение (4 реализуется в этом случае с(=. 1, а вычислитель1

1 и в (s l

)+1 с уд оенным вектором, значение

4. I ный процесс продолжается в соответо(считается .равным нулю (а(= О, ствии с (3) -(6) . а к значению (4= 1 добавляется

Если на выходе.13 образовался (1 единица.,Фактически значение j -ro 20 единичный сигнал о(1 и на втором

1 ч разряда a(вектора at равно двум, а выходе промежуточной суммы старшего соответственно результат .вычислений разряда (i-1)-го сумматора 1 - также

V . вектора at представляется в двоичной единичный сигнал, что характеризует избыточной системе счисления, т.е. выполнение неравенства (7), то в

k Mom& принимать значения 0,1,2. 25 этом случае на выходе i --го элемента

Критерием .выполнения второго слу- И 8 образуется единичный сигнал, Ь чая является о(.= 1 и равенство еди- благодаря которому выражение (4) в нице старшего разряда вектора %(1+11, (4 -1)-м сумматоре 1 (т.е. вычисление в выражении (5) при равенстве едини- вектора 3 if реализуется с удвоенным це старшего разряда вектора2Е . 30 вектором 29 а со второго выхода

Устройство работает следующим об- переноса старшего разряда этого разом. сумматора 1 единичный сигнал постуПри подаче на входы 11 значений пает через (i -1)-й элемент И 7 на

М" »

3р ° ° ° Я первого операнда вектора и выход 13. Далее. вычислительный ( и на входы 12 значений разрядов j5 процесс продолжается аналогично в

1 v . х,..., вектора х после окончания соответствии с (3)-(6). переходного процесса в устройстве на выходе пятого сумматора 1 по вы- Таким обРазом, в пРедлагаемом ражению (4) образуется вектор х(l» устройстве существенно увеличено который поступает на четвертый сум 40 быстродействие пРи вычислении фУнкматор 1, а на выходе переноса старше- .. х ции (у .,= †. Время решения в данном го разряда и --го сумматора 1 и -соответственно на выходе 13 по выраже-, устройстве равно задержке сигнала нию (3) образуется значение старшего между входом и выходом, т.е. решение

l. разряда at искомого вектора 3.. .Далее 45 образуется практически за один такт, на вход четвертого сумматора 1 пос- а вычислительный процесс определения тупают векторы х, z6, в котором по значений k организован со старшего

I ч(29 У (1( выражению (5) образуется вектор х, разряда о(, что способствует применен(1((Я1» а по.выражению (4) -. вектор х 1. На нию предлагаемого устройства в вывтором выходе переноса образуется »0 числителях, реализующих вычисления нулевой или единичный сигнал, кото- в натуральном масштабе времени, нарый в соответствии с (3) поступает, пример управления технологическими через четвертый сумматор по модулю, процессами или динамическими обьектаI два 10 и элемент ИЛИ 6 на выход 13 .. ми в режиме их нормального функциониАналогично на входы третьего, второ- Рования

1086426

I e

ВНИНПИ . Заказ 2243/46 Тираи 699 Подписаое

Фялпал ППП - Ъатеат", r.Óèãîðîä, ул.Проекткаа, 4