Многоканальное оперативное запоминающее устройство (его варианты)

Многоканальное оперативное запоминающее устройство (его варианты)

Иллюстрации

Показать все

Реферат

 

1. Многоканальное оперативное запоминающее устройство, содержащее накопитель, формирователи адресных токов, усилители считывания, формирователи информационных сигналов, группы элементов ИЛИ, входные и выходные каналы, распределитель сигналов выходных каналов, логический блок один из выходов котор ого является выходом устройства, выходы элементов ИЛИ групп подключены к входам соответствующих формирователей адресных токов, выходы которых подключены к адресным входам накопителя , выходы распределителя сигналов выходных каналов соединены с входами формирователей информационных Сигналов, выходы которых подключены к информационным входам накопителя, выходы которого соединены с входами усилителей считывания, первый иходной канал содержит первый и второй регистры адреса, первый и второй дешифраторы адреса, выходы которых являются первым и вторым выходами входного канала, и распределитель сигналов , причем выходы первого и второго регистров адреса подключены к входам распределителя сигналов каналов первые и вторые выходы входных каналов подключены к одним из входов элементов ИЛИ групп, первые входы выходных каналов подключены к выходам усилителей считывания, вторые входы второго и последующих выходных каналов подключены к третьим выходам соответствукяцих входных каналов, первые выходы выходных каналов подключены к входам распределителя сигналов выходных каналов, отличающееся тем, что, с целью расщирения области применения устройства путем обеспечения возможности упт равления приоритетом каналов, в него введены селекторы и блоки ввода данных , а в первый входной канал - три группы элементов И, причем выходы пер вого и второго регистров адреса подключены к первым входам элементов И первой и второй групп, выходы которых соединены с входами первого и второго дешифраторов адреса, выходы распределителя сигналов являются четвер00 00 тым, выходом данного канала и подключены к первым входам элементов И о третьей группы, выходы которых являО ) ются третьим выходом первого вход ного канала и подключены к второму входу первого выходного канала, вторые входы элементов И подключены к третьему входу первого входного канала , третьи входы и четвертые выходы входных каналов подключены к первым выходам и первым входам селекторов , вторые выходы селекторов подключены к входам логического блока, другие выходы которого подключены к вторым входам селекторов, третьи вхо

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСЙИХ

РЕСПУБ ЛИК (19) 0}}

ЭЬО G 11 С 1I/00

8 7 А

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОЛИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСКОМУ СВЩ ЕТЕЛЬСТВУ

° °

° ° о ° (21) 3515294/18-24 (22) 26.1 1.82 (46) 23.04.84.Бюл. II !5 (72) В.С.Голоборщенко (53) 681.327(088.8) (Se) 1. Майоров С.А., Новиков Г.И.

Структура электронных вычислительных машин. Л., "Машиностроение", 1979, с; 353.-355.

2. Авторское свидетельство СССР по заявке !! 3305032/18-24, кл. С ll С 11/00, !981(прототип). (54) МНОГОКАНАЛЬНОЕ ОПЕРАТИВНОЕ ЗАПОМИНА10ЩЕЕ YCTPOHC1. ВО (ЕГО ВАРИАНТЫ). (57) l. Многоканальное оперативное запоминающее устройство, содержащее накопитель, формирователи адресных токов, усилители считывания, формирователи информационных сигналов, группы элементов ИЛИ, входные и выходные каналы, распределитель сигналов выходных каналов, логический блок, один из выходов которого является выходом. устройства, выходы элементов ИЛИ групп подключены к входам соответствующих формирователей адресных токов, выходы которых подключены к адресным входам .накопителя, выходы распределителя сигна-. лов выходных каналов соединены с входами формирователей информационных сигналов, выходы которых подключены к информационным входам накопителя, выходы которого соединены с входами усилителей считывания, первый входной канал содержит первый н второй регистры адреса, первый и второй дешифраторы адреса, выходы которых являются первым и вторым выходами входного канала, и распределитель сигналов, причем выходы первого и второго регистров адреса подключены к входам распределителя сигналов каналов первые и вторые выходы входных

I каналов подключены к одним из входов элементов ИЛИ групп, первые входы выходных каналов подключены к выходам усилителей считывания, вторые входы второго и последующих выходных каналов подключены к третьим выкодам соответствующих входных каналов первые выходы выходных каналов подключены к входам распределителя сигналов выходных каналов, о т л и ч аю щ е е с я тем, что, с целью расширения области применения устройства путем обеспечения возможности управления приоритетом каналов, в него введены селекторы и блоки ввода данных, а в первый входной канал " три группы элементов И, причем выходы пер . вого и второго регистров адреса подключены к первым входам элементов 11 первой и второй групп, выходы которых соединены с входами первого и второго дешифраторов адреса, выходы рас- пределителя сигналов являются четвертым .выходом данного канала и подключейы к первым входам элементов И третьей группы, выходы которых являются третьим выходом первого входного канала и подключены к второму входу первого выходного канала, вторые входы элементов И подключены к третьему входу первого входного канала, третьи входы и четвертые выходы входных каналов подключены к первым выходам и первым входам селекторов, вторые выходы селекторов подключены к входам логического блока, другие выходы которого подключены к вторым входам селекторов, третьи вхо1088067 ды селекторов подключены к выходам соответствующих блоков ввода данных.

2. Многоканальное оперативное запоминающее устройство, содержащее накопитель, формирователи адресных токов, усилители считывания, формирователи информационных сигналов, группу элементов ИЛИ, входные и выходные каналы, распределитель сигналов выходных каналов, логический блок, один иэ выходов которого является выходом устройства, выходы элемента

И групп подключены к входам соответствующих формирователей адресных токов, выходы которых подключены к адресным входам накопителя, выходы распределителя сигналов выходных каналов соединены с входами формирователей информационных сигналов, выходы которых подключены к информационным входам накопителя, выходы которого соединены с входами усилителей счи тывания, первый входной канал содержит первый и второй регистры адреса, первый и второй.дешифраторы адреса, выходы которых являютая первым и вторым выходами входного канала, и распределитель сигналов, причем выходы первого и второго регистров адреса подключены к входам распределителя сигналов каналов, первые и вторые выходы входных каналов подключены к одним нз входов элементов ИЛИ групп, первые входы выходных каналов подключены к выходам усилителей считы1

Изобретение относится к вычислительной технике и предназначено для использования в многопроцессорных и многомашинных вычислительных системах в качестве общей оперативной па" мяти. с

Известно многоканальное оперативное запоминающее устройство>содержащее накопитель, формирователи заIIHcH и считывания, адресные и управляющие элементы, ресурсы общей памяти используются несколькими .устройствами-потребителями (процессорами ), которые функционируют независимо друг от друга, генерируя обращения вания, вторые входы второго и последующих выходных каналов подключены к третьим выходам соответствующих входных каналов, первые выходы выходных каналов подключены к входам распределителя сигналов выходных каналов, о т л и ч а ю. щ е е с я тем, что, с целью расширения области применения устройства путем обеспечения возможности управления приоритетом его каналов, в него введены переключатели, а в первый входной канал - три группы элементов И, причем выходы первого и второго регистров адреса подключены к первым входам элементов И первой и второй групп, выходы которых соединены с входами первого и второго дешифраторов адреса, выходы распределителя сигналов являются четвертым выходом данного канала и подключены к первым входам элементов И третьей группы, выходы которых являются третьим выходом первого входного канала и подключены к второму входу первого выходного канала, вторые входы элементов И подключены к третьему входу первого входного канала, третьи входы и четвертые выходы входных каналов подключены к одним из выводов переключателей, одноименные контакты переключателей соединены между собой и являются другими выводами переключателей подключенными соответственно к шине питания, к входам и другим выходам логического блока.

1 к памяти с целью записи и считывания информации (! 3.

Однако данное устройство не обеспечивает воэможность одновременного обслуживания хотя бы двух устройствпотребителей.

Наиболее близким техническим решением к изобретению является многоканальное оперативное запоминающее

1и устройство, содержащее накопитель, формирователи адресных токов, усилители считывания, формирователи ин,формационных сигналов, группу эле ментов ИЛИ, входные каналы, выходные каналы, распределитель сигналов выход

3 1088 ных каналов, логический блок, причем

Выхо ы элементов ИЛИ групп подключены ко входам соответствующих фор мирователей адресных токов, выходы ! которых подключены к адресным входам

5 накопителя, выходы распределителя сиг. налов выходных каналов соединены со . входами формирователей информационных сигналов, выходы которых подключены к информационным входам накопителя, выходы которого соединены со входами усилителей считывания, первый входной канал содержит первый и второй регистры адреса, первый и второй дешифраторы адреса и первый рас15 пределитель сигналов канала, причем выходы первого и второго регистров адреса подключены ко входам распределителя сигналов канала, каждый последующий входной канал содержит

20 третий и четвертый регистры адреса, третий и четвертый дешифраторы адреса, второй распределитель сигналов канала и три группы элементов И, при-. чем выходы третьего и четвертого ре25 гистров адреса соединены с первыми входами элементов И первой и второй групп, выходы которых подключены ко входам соответствующих дешифраторов адреса, и со входами второго распределителя сигналов канала, выход которого соединен с первыми входами элементов И третьей группы, выходы дешифраторов адреса входных каналов подключены к одним из входов элементов ИЛИ групп, каждый выходной канал содержит регистр слова, коммутатор и третий распределитель сигналов канала, причем выходы коммутатора подключены ко входам регистра слова, выходы которого соединены с 40 одним из входов третьего распределителя сигналов канала, выход кото" рого соединен с одним из входов распределителя сигналов выходных каналов, другие входы коммутатора и 45 третьего распределителя сигналов второго и последующих выходных каналов соединены с выходами. элементов И третьей группы соответствующего входного канала, а логический блок со- 50 держит элементы И., схемы сравнения и элемент ИЛИ, причем инверсные выходы схем сравнения подключены ко входам элементов И и одному из выходов логического блока, прямые вы- 55 ходы схем сравнения соединены со входами элемента Ш1И, входы схем срав нения являются входами логического

067 4 блока, другими выходами которого являются выходы элементов И и элемента ИЛИ 12 2.

Однако для известного устройства характерно, что приоритеты его ка,налов жестко закреплены, и в нем не обеспечивается возможность изменения приоритетов каналов, за счет чего ограничивается область применения устройства.

Целью изобретения (двух его вариантов ) является расширение области применения устройства путем обеспечения воэможности управления приоритетом его каналов.

Наставленная цель достигается тем, что в многоканальное оперативное запоминающее устройство по -первому варианту, содержащее накопитель, формирователи адресных токов, усилители считывания, формирователи информационных сигналов, группы элементов ИЛИ, входные и выходные какалы, распределитель сигналов выходных каналов, логический блок, один из выходов которого является выходом устройства, выходы элементов ИЛИ групп подключены ко входам соответствующих формирователей адреснных токов, выходы которых подключены к адресным входам накопителя, выходы распределителя сигналов выходных каналов соединены со входами формирователей информационных сигналов, выходы которых подключены к информационным входам накопителя, выходы которого соединены со входами усилителей считывания, первый входной канал содержит первый и второй регист- ры адреса, первый и второй дешифраторы адреса, выходы которых являются первым и вторым выходами входного канала, и распределитель сигналов, причем выходы первого и второго регистров адреса подключены ко входам распределителя сигналов каналов, первые и вторые выходы входных каналов подключены к одним из входов элементов ИЛИ групп, первые входы выходных каналов подключены к выходам усилителей считывания, вторые входы второго и последующих выходных каналов подключены к третьим выходам соответствующих входных каналов, первые выходы выходных каналов подключены ко входам распределителя сигналов выходных каналов, введены селекторы и блоки ввода данных, а в первый входной канал — три

8067

S 108 группы элементов И, причем выходы первого и второго регистров адреса подключены к первым входам элементов

И первой и второй групп, выходы которых соединены со входами. первого и второго дешифраторов адреса, выходы распределителя сигналов являются чет вертым выходом данного канала и подкхпочены к первым входам элементов

И третьей группы, выходы которых яв- 10

I ляются третьим выходом. первого входного канала и подключены ко второму входу первого выходного канала, вторые входы элементов И подключены к третьему входу первого входного канала, третьи входы и четвертые выходы входных каналов подключены к пер" вым выходам и первым входам селекторов, вторые выходы селекторов подключены ко входам логического блока, другие выходы которого подключены ко вторым входам селекторов, третьи входы селекторов подключены к выходам соответ. ствующих блоков ввода данных.

При этом в устройство по второму 25 варианту введены переключатели, а в первый входной канал - три группы элементов И, причем выходы первого и второго регистров адреса подключены к первым входам элементов И пер- 0 вой и второй групп, выходы которых соединены со входамц первого .и второ" го дешифратора адреса, выходы распределителя сигналов являются четвертым выходом данного канала и подключены к первым входам элементов И третьей группы, выходы которых являются третьим выходом первого .входного канала и подключены ко второму входу первого выходного канала вто40 рые входы элементов И к третьему входу первого входного ка« нала, третьи входы и четвертые выходы входных каналов подключены к одним из выводов переключателей, одноименные контакты переключателей сое45 динены между собой и являются другими выводами переключателей, подключенными соответственно к шине питания, ко входам и другим выходам логического блока.

Первый вариант устройства целесообразно применять при большом числе каналов (больше четырех 1 и большой информационной емкости памяти (больme 256 тыс.слов ). Применение микросхем средней и большой степени интеграции позволяет создавать компакт-. ные электронные блоки даже при большом числе каналов и больших информационных емкостях памяти. Второй вариант устройства целесообразно применять при малом числе каналов (не больше четырех) и небольшой информационной емкости (не более 256 тыс. слов).

На фиг.l и 2 изображена структурная схема первого варианта многоканального оперативного запоминающего устройства; на фиг. 3 — струк- . турная схема выходного канала; на фиг. 4 — структурная схема логического блока (например, для четырехканального устройства ); на фиг.5 —структурная схема селектора; на фиг.6 — электрическая схема блока ввода информации; на фиг.7 и 8— структурная схема второго варианта многоканального оперативного запоминающего устройства.

Многоканальное оперативное запоминающее устройство (по первому вариан ,ту содержит (Ьнг.1 и 2 J накопитель

1, формирователи 2 1 и 2> адресных токов, усилители 3 считывания, формирователи 4 информационных сигналов, группы 5 „ и 5 элементов ИЛИ, входные каналы 6 z --бк, выходные каналы 7.1- 7 (где К вЂ” число каналоа ), распределитель 8 сигналов выходных каналов, логический блок 9, селек- торы 10., — 101, блоки 1l 1 11к ввода информации, и резистор 12. Входной канал 6 (фиг.l и 2 ) содержит первый

; 131 и второй 13 регистры адреса, первый 14 и второй 14 дешифраторы адреса, распределитель 15 сигналов и три группы элементов И 16 — 16 .

Входные каналы 6,1- 6 имеют первые

171- 17,,вторые 18 - 18 и третьи входы и первые 201 - 20„, вторые 21. — 21,,третьи 22 — 21 и

1 k четвертые 231 - 23 выходы. Выходной канал 7 (фиг.3 ) содержит комму-. татор 24, регистр 25 слова и распределитель 26 сигналов выходного канала. Выходные каналы 71-7к имеют первые 27 -27, вторые 28„-28 и ч:ретьи 291-29 входы и первые 30 -30 !. 1 lt и вторые 311- 31 выходы. Логнческий блок 9 (фиг.4 ) содержит элементы И 32, блоки сравнения 3312, 331

33 1+, 33 3 33 4и 3334 и элемент

ИЛИ 34. Логический блок 9 имеет вхо- ды 35 — 35„и первые 361-36 ; и второй 37 выходы, Индексы в обозначении блоков сравнения указывают на сочетания номеров их входов. На7 108806 пример, блок 33 сравнения имеет сочетание на входе иэ входов 352 и 35 (в общем случае блок 9 содержит двухвходовые схемы сравнения, количество которых определяется числом сочетаний "иэ К по 2" ) . Селектор 10(фиг.5) содержит двухвходовые элементы И 38 и элемент И-ИЛИ 39. Селекторы 10,lO1 имеют первые 40 и вторые 4 I>-41 выходы и первые 42, вторые 43 -43к Ip и третьи 44,1- 44, входы. Блок 11 ввода инфориации выполнен в виде блока клавиатуры и содержит (фиг.б)

К-модульный переключатель 45 с зависимой фиксацией и общей кнопкой сбро-!5 са, и резисторы 461-464,. и 47. Блоки

l 1 имеют выходы 481- 48 .

Во второи варианте многоканального оперативного запоминающего устройства (фиг.7 и 8 ) вместо селекторов 10 - 2б

1О,К и блоков I I !! 1, ввода информации использованы переключатели 491

49 и 50 1-50, соединенные попарно, а вместо резистора 12 — резистор 51, причем общие выводы переключателей р5

491- 49.< и 50 -50к подключены ко входам 191- 19к и к выходам 231-23к входных каналов 6„- бк соответствей-. но, одноименные переключаемые контакты 52>- 52< и 531- 53к переключатедей 49 — 49к и 50>- 50к соединены между собой, при этом первые кон" такты 52„переключателей 49 - 49 че" реэ резистор 51 подсоединены к йсточнику питания, остальные контакты 52 52 - к первым выходам 36 -Зб „ло35 гического блока 9, входы 351- 35к которого подключены к соответствующим контактам 531- 53 переключателей 50„ 50к

Устройство работает следующим образом.

На входы 171 17к и 18 1 18 ка, иалов 61-6 подаются адреса слов, подлежащих произвольной или одновременной обработке.(считыванию и/или

45 записи )и максимальное число которых при одновременной обработке равно

К-числу входных или выходных каналов устройства. Будем условно считать, чтб входы 171- 17, соответствуют координате М, а входы 18 — 18Ккоординате Y устройства. Кроме того, будем иметь в виду следующие три свойства распределителей 15 входных каналов 6„- 6 : во-первых, при совпадении кодов адресов, поступающих на. входы 17. — 17 и 18„- 18 каналов

6 -6k совпадают коды на выходах

7 8 соответствующих распределителей I5+, I5>- 15 (на фнг.2 распределители 15 15 не показаны 1; во-вторых, при кодах, не совпадающих на входах каналов, но характеризующихся перестановкой первой и второй половин кодов (наприиер, для «одов 0110 1110 и

1110 OllO ° где первые половины кодов соответствуют координате }t,,а вторые — координате Y )совпадают коды на выходах соответствующих распределителей 15.„-15 в-третьих, в остальных случаях не совпадают коды на выходах распределителей 15>- 15 .

С учетои вышеизложенного представляет интерес рассмотрение случаев, охватывающих все интересующие нас события в данном устройстве: несовпадение кодов на выходах распределителей 15 — 15, во-вторых совпадение кодов адресов каналов или при несовпадении кодов адресов совпадение

I кодов на выходах распределителей 15;

15 . При этом совпадение кодов может быть полныи (когда совпадают коды во всех каналах) и частичным (когда совпадают коды в нескольких каналах}, При несовпадении кодов на выходах распределителей 15„-15 и, следовательно, при несовпадении кодов адресов, поступающих на входные каналы

6 - 6 (первый случай), входные 6,,бк и выходные 71-7. каналы полностью независииы и позволяют обеспечить одновременно считывание и/или запись до,К слов. Поскольку укаэанные коды не совпадают, то на инверсных выходах всех блоков 33 сравнения (фиг.4) будут высокие уровни, которые,.пройдя элементы И 32 и селектор 10, поступают на входы элементов И 16 -l6 входных каналов 6 <-6 „ в качестве разрешающих уровней. .Рассмотрии прохождение сигналов через первые входной и выходной ка- налы устройства, посксльку прохождение сигналов через все остальные входные и выходные каналы аналогично прохождению через первые.

При поступлении кода адреса на входы 17„ 18 1 первого входного канала 6., с выхода регистров 13 è 13 коды адреса поступают непосредствейно .на входы распределителя 15 и на входы дешифраторов 14 и 14 > адреса через предварительно открытые элементы И 16> и 16<. С выходов дешнфраторов 14 и 14 через элементы ИЛИ 5,, 1 и 5 сигналы поступают на входы фор067!

9 1088 мирователей 2> и 2 . В результате на соответствующих входах накопителя l будут выбраны запоминаюцие элементы, и на входы усилителей 3 поступает первое считанное слово. Распределитель 15 в соответствии с содержимым

1 регистров 13 и )3 подключает ycui лители 3 через коммутатор 24„к регистру 25 первого выходного канала

71 . Таким образом, считанное пер- . )O вое слово из накопителя 1 поступает на информационный выход 3! устрой1 ства.

Аналогично работает все остальные каналы устройства. )5

Прежде чем описывать работу устройства в других режимах, поясним установку приоритета каналов. Установка приоритета каналов осуществляется исходя из следунищих условий. 20

Младшему номеру модуля переклю чателя 45 блока II (на фнг.6 крайний . левый в первом варианте устройства, и младшим номерам переключаемым кон- . тактам 52 и 53<„ переключателей 49 — 25

49 и 50„-50..Ло второму варианту устройства соответствует наивысший приоритет и наоборот. Таким образом, приоритет модулей переключателя 45 (фиг.6 и переключаемых контактов

52;)- 2к- 53к (фиг.8) убывают слева направо;

Включением требуемого модуля перещлючателя 45 в первом варианте и установкой определенного переключателя 49 и 50 в требуемое положение

35 по второму варианту устройства осуществляется установка приоритета соответствующего канала.

Во всех каналах устройства долж-., 49 нц быть установлены различные (несовпадающие ) приоритеты. Установка одного и того же приоритета хотя бы в двух каналах недопустима, так как в случае совпадения кодов на выходах распределителей 15 данных входных

45 каналов возникает сбой в устройстве, о чем будет свидетельствовать появление уровня логической единицы на выходе 37 логического блока 9.

Селекторы )01-10 под управлением блоков )1„-11 по первому варианту и непосредственно (самостоятельно переключатели 491-49 и 501-50 по второму варианту устройства обеспечивают требуемую перекоммутацию

55 выходов распределителей 15 - 15< входных каналов 61-6„ на входы 35.-35 ,логического блока 9 и, следовательно, на входы блоков 33 — 33 „ сравнения (дпя четырехканального устройства—

331, 33) - 33 )

При поступлении на .входы 35 -35 М логического блока 9 совпаданицих кодов (вследствие совпадения кодов адреса на входах )71-!7к и )8 -18 и

1 < (или) на выходах распределителей )5—

)5„ входных каналов 6 -6 )на выходах к

361- Збк .логического блока 9 появятся К-) запрещающих уровней логического нуля, где К вЂ” число каналов устройства.

В соответствии с установленной коммутацией входов 35 — 35 К-1 заК-1 прещающих уровней логического нуля с выходов 36„-36„„ логического блока 9 поступят через селекторы )О—

IO< но первому варианту, и через переключатели 49 - 49 — по второму вак рианту устройства в соответствующие входные каналы 6 -6 . Тем самым обек спечивается блокировка К-1 из К каналов устройства. При этом единственным незаблокированным каналом будет канал с наивысшим приоритетом.

Разрешающий уровень логической единицы для него будет передан от источника питания Е „ через резистор

12 (фиг.l! и элемент И-ИЛИ 39(фиг.5 j соответствующего селектора )О по первому варианту, и через резистор 5) и соответствующйй переключатель 49 (фиг.8 ) по второму варианту устройства.

Далее рассмотрим работу устройства в других режимах.

При полном совпадении кодов адресов, поступающих на входы 17 "17

1 K и 18„-18 и/или при полном совпадении кодов на выходах распределителей )51 -)5„ всех входных каналов

61- 6 только один, вполне определенный входной и ему соответствующий выходной канал открыты. Все остальные каналы заблокированы. При этом открытым входным каналом будет тот, который связан с источником питания Е,,„, через резистор 12 по первому варианту,и через резистор

5) по второму варианту устройства.

При частичном совпадении кодов адреса и(или )кодов на выходах распределителей 15 некоторых входных каналов все остальные каналы открыты и работают независимо друг от друга.

Те каналы, в которых произошло совпадение указанных кодов, блокируются за исключением одного — канала с

1088067,12 наибольшим приоритетом. При этом на выходе 37 блока 9 появляется уровень логической единицы, свидетельствузйщий о произошедшем совпадении кодов в устройстве. 5

Технико-экономическое преимущество предлагаемого устройства состоит в том, что оно позволяет, обрабатывать информацию параллельно (одновременно 1 по К каналам и на несколь- о хо порядков снизить вероятность возникновения конфликтных обращений к общей памяти и за счет этого существенно повысить производительность многопроцессорных вычислительных систем, обеспечить возмокность оперативного управления и изменения приоритетов обслуаивания устройств-потребителей (процессоров 3, что повышает гибкость и.позволяет создавать более совершенные алгоритмы функционирования вычислительных систем, выполненных на основе предложенного устройства.

1088067

30880б7!

ОЯ8067

1088067

1088067

1088067

1088067

ВНИИПИ Звквэ 268 Ф/49 Тирам 575 Подписное

Филнап ППП "Пвтеат", г.Ужгород, ул.Проектная, 4