Цифровое устройство слежения за задержкой псевдослучайной последовательности

Цифровое устройство слежения за задержкой псевдослучайной последовательности

Иллюстрации

Показать все

Реферат

 

ЦИФРОВОЕ УСТРОЙСТВО СЛЕШЕНИЯ ЗА ЗАДЕРЖКОЙ ПСЕВДОСЛУЧАЙНОЙ ПОСЛЕДОВАТЕЛЬНОСТИ , содержащее последовательно соединенные задающий генератор , блок добавления-вычитания импульсов ,, делитель частоты и опорньй генератор псевдослучайных последова-. тельностей, последовательно соединенные сумматор по модулю два и элемент И, последовательно соединенные перемножитель и реверсивный счетчик, счетный вход которого подключен к выходу элемента И, второй вход которого подсоединен к выходу задакицего генератора , первый выход опорного генератора псевдослучайных последовательностей подсоединен к объединенным входам перемножителя и сумматора по модулю два, второй вход которого подключен к второму выходу опорного генератора псевдослучайных последовательностей, при этом второй вход перемножителя является входом цифрового устройства слежения за задержкой псевдослучайной последовательности, отличающееся тем, что, с целью повьппения помехозащищенности, в него введены последовательно соединеннее первый дополнительный реверсивный счетчик, блок памяти и коммутатор коррекционных сигналов, последовательно соединенные дополнительный перемножитель, второй дополнительный реверсивный счетчик и первый цифровой компаратор, последовательно соединенные дополнительный делитель частоты и второй цифровой компаратор, другие входы которого подключены к соответствующим выходам реверсивного счетчика, установочный вход которого, объединенный с установочным входом первого дополнительного реверсивного счетчика и первыми управляющими входами блока памяти и коммутатора коррекционных сигналов, подключен к выходу дополнительного делителя частоты, второй выход которого подсоединен к устаноi вочному входу второго дополнительного kn реверсивного счетчика и управляющему входу первого цифрового компаратора, а вход дополнительного делителя частоты подключен к выходу делителя частоты , выход первого цифрового компаратора подсоединен к управляющему входу первого дополнительного реверсивного счетчика и объединенным вторым управляющим входам блока памяти X ЭО и коммутатора коррекционных сигналов, первый и второй выходы второго цифрового компаратора подсоединены к со-« i;; а ответствующим Г объедине ным входам блока памяти и коммутатора коррекционных сигналов, при этом выходы коммутатора коррекционных сигналов подсоединены к управляющим входам блока добавления - вычитания импульсов , а первый и второй входы дополнительного перемножителя подключены соответственно к второму входу перемножителя и третьему выходу опорного генератора псевдослучайных последовательностей .

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСИИХ .

РЕСПУБЛИК

09) (И) ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3552992/18-09 (22) 15.02.83 (46) 23.04.84. Бюл, и 15 (72) А.P. Попов и Л.И. Алгазинова (53) 621.394.662(088.8) (56) 1. Авторское свидетельство СССР

У 467489, кл. Н 04 L 7/00, 1973.

2. Авторское свидетельство СССР

В 702536, кл. Н 04 L 7/08, 1978 (прототип).. (54)(57) ЦИФРОВОЕ УСТРОЙСТВО СЛЕЖЕНИЯ ЗА ЗАДЕРЖКОЙ ПСЕВДОСЛУЧАЙНОЙ ПОСЛЕДОВАТЕЛЬНОСТИ, содержащее последовательно соединенные задающий генератор, блок добавления-вычитания импульсов, делитель частоты и опорный генератор псевдослучайных последова-. тельностей, последовательно соединенные сумматор по модулю два и элемент

И, последовательно соединенные перемножитель и реверсивный счетчик, счетный вход которого подключен к выходу элемента И, второй вход которого подсоединен к выходу задающего генератора, первый выход опорного генератора псевдослучайных последовательностей подсоединен к объединенным входам перемножителя и сумматора по модулю два, второй вход которого подключен к второму выходу опорного генератора псевдослучайных последовательностей, при этом второй вход перемножителя является. входом цифрового устройства слежения за задержкой псевдослучайной последовательности, о т л и ч а ющ е е с я тем, что, с целью повьппения помехозащищенности, в него введены последовательно соединенн@ е первый дополнительный реверсивный счетчик, блок памяти и коммутатор коррекционных сигналов, последовательно соеди3()) Н 04 7/00 Н 04 1. 7/08 ненные дополнительный перемножитель, второй дополнительный реверсивный счетчик и первый цифровой компаратор, последовательно соединенные дополнительный делитель частоты и второй цифровой компаратор, другие входы которого подключены к соответствующим выходам реверсивного счетчика, установочный вход которого, объединенный с установочным входом первого дополнительного реверсивного счетчика и первыми управляющими входами блока памяти и коммутатора коррекционных сигналов, подключен к выходу дополнительного делителя частоты, второй выход которого подсоедикен к установочному входу второго дополнительного реверсивного счетчика и управляющему входу первого цифрового комнаратора, а вход дополнительного делителя частоты подключен к выходу делителя частоты., выход первого цифрового компаратора подсоединен к управляющему входу первого дополнительного реверсивного счетчика и объединенным вторым управляющим входам блока памяти и коммутатора коррекционных сигналов, первый и второй выходы второго цифрового компаратора подсоединены к со ответствующим объединейным входам блока памяти и коммутатора коррекционных сигналов, при этом выходы коммутатора коррекционных сигналов подсоединены к управляющим входам блока добавления — вычитания импульсов, а первый и второй входы дополнительного перемножителя подключены соответственно к второму входу перемножителя и третьему выходу опорного генератора псевдослучайных последовательностей.

1088146

Изобретение относится к технике электросвязи и может быть использовано для синхронизации радиотехнических систем передачи данных, использующих псевдослучайные последо- 5 вательности.

Известно цифровое устройство слежения за задержкой псевдослучайной последовательности, содержащее последовательно соединенные кварцевый генератор, управляющий элемент, делитель частоты, опорный генератор псевдослучайных последовательностей, один выход которого подключен к одному из входов перемножителя, выход которого подключен к одному из управляющих входов реверсивного счетчика, выходы сложения и вычитания которого подключены к другим входам управляющего элемента, а также после- 0 довательно соединенные сумматор по модулю два и элемент И, к другому входу которого подключен выход кварцевого генератора, а выход элемента

И подключен к счетному входу реверсивного счетчика (1) .

Недостатком известного цифрового устройства слежения за задержкой псевдослучайной последовательности является низкая помехозащищенность. З0

Наиболее близким по технической сущности к изобретению является цифровое устройство слежения за задержкой псевдослучайной последовательности, содержащее последователь- З5 но соединенные задающий генератор, блок добавления-вычитания импульсов, делитель частоты и опорный генератор псевдослучайных последовательностей, последовательно соединенные сумматор

40 по модулю два и элемент И, последовательно соединенные перемножитегнь и реверсивный счетчик, счетный вход которого подключен к выходу элемента

И, второй вход которого подсоединен

45 к выходу задающего генератора, первый выход опорного генератора псевдослучайных последовательностей подсоединен к объединенным входам перемножителя и сумматора по модулю два, второй вход которого подключен к второмч выходу опорного генератора псевдослучайных последовательностей, при этом второй вход перемножителя является входом цифрового устройства слежения за задержкой псевдослучайной последовательности, выход перемножителя через элемент НЕ подсоединен к второму управляющему входу реверсивного счетчика, выходы сложения и вычитания которого подсоединены к соответствующим входам блока добавления-вычитания импульсов (2) .

Недостатком известного цифрового устройства слежения за задержкой псевдослучайной последовательности является низкая помехозащищенность.

Цель изобретения — повьппение помехозащищенности.

Для достижения указанной цели в цифровое устройство слежения за задержкой псевдослучайной последовательности, содержащее последовательно соединенные задающий генератор, блок добавления-вычитания импульсов, делитель частоты и опорный генератор псевдослучайных последовательностей, последовательно соединенные сумматор по модулю два и элемент И, последовагельно соединенные перемножитель и реверсивный счетчик, счетный вход которого подключен к выходу элемента.И, второй вход которого подсоединен к выходу задающего генератора, первый выход опорного генератора псевдослучайных последовательностей подсоединен к объединенным входам перемножителя и сумматора по модулю два, второй вход которого подключен к второму выходу опорного генератора псевдослучайных последовательностей, при этом второй вход перемножителя является входом цифрового устройства слежения за задержкой псевдослучайной последовательности, введены по1следовательно соединенные первый до-. полнительный реверсивный счетчик, блок памяти и коммутатор коррекционных сигналов, последовательно соединенные дополнительный перемножитель, второй дополнительный реверсивный счетчик и первый цифровой компаратор, последовательно соединенные дополнительный делитель частоты и второй цифровой компаратор, другие входы которого подключены к соответствующим выходам режрсивного счетчика, установочный вход которого, объединенный с установочным входом первого дополнительного реверсивного счетчика и первыми управляющими входами блока памяти и коммутатора коррекционных сигналов, подключен к выходу дополнительного делителя частоты, второй выход которого подсоединен к установочному входу второго допол1088146 нительного реверсивного счетчика и управляющему входу первого цифрового компаратора, а вход дополнительного делителя частоты подключен к выходу делителя частоты, выход перво- 5

ro цифрового компаратора подсоединен к управляющему входу первого дополнительного реверсивного счетчика и объединенным вторым управляющим входам блока памяти и коммутатора коррекционных сигналов, первый и второй выходы второго цифрового компаратора подсоединены к соответствующим объединенным входам блока памяти и коммутатора коррекционных сигналов, при этом выходы коммутатора коррекционных сигналов подсоединены к управляющим входам блока добавления-вычитания импульсов, а первый и второй входы дополнительного перемножителя подключены соответственно к второму входу перемножителя и третьему выходу опорного генератора псевдослучайных последовательностей.

На чертеже приведена структурная электрическая схема цифрового устройства слежения за задержкой псевдослучайной последовательности.

Цифровое устройство слежения за задержкой псевдослучайной после- ЗО довательности содержит задающий генератор 1, блок 2 добавления-вычитания импульсов, делитель 3 частоты, опорный генератор 4 псевдослучайных последовательностей, перемножитель 5, З5 реверсивный счетчик 6, сумматор 7 по модулю два, элемент И 8, дополнительный перемножитель 9, первый 10 и второй 11 дополнительные реверсивные счетчики, первый 12 и второй 13 4р цифровые компараторы, блок 14 памяти, дополнительный делитель 15 частоты, коммутатор 16 коррекционных сигналов.

Устройство работает следующим образом.

Входной сигнал умножается в перемножителе 5 на опорный сигнал, поступающий с первого выхода опорного генератора 4 псевдослучайных последовательностей. С выхода перемножителя 5 сигнал рассогласования поступает на вход управления реверсивного счетчика 6.

На счетный вход реверсивного счетчика,б через элемент И 8 поступает последовательность импульсов с выхода задающего генератора 1, Временной интервал счета импульсов в реверсивном счетчике 6 определяется сигналом с сумматора 7 по модулю два, на входы которого подаются два смещенных во времени опорных сигнала с первого и второго выходов опорного генератора 4 псевдослучайных последовательностей.

Выходной сигнал дополнительного делителя 15 частоты, поступающий на установочный вход реверсивного счетчика 6, устанавливает последний в среднее состояние, соответствующее среднему значению максимально возможного числа, записанного в реверсивный счетчик б.

В зависимости от знака сигнала рассогласования опорного и входного сиг,налов, поступающего с выхода перемножителя 5, реверсивный счетчик 6 будет чаще работать на суммирование или вычитание, в результате чего его код изменится относительно среднего значения. Через временные интервалы, задаваемые сигналом дополнительного делителя 15- частоты, второй цифровой компаратор 13 осуществляет сравнение текущего кода реверсивного счетчика

6 с кодом его среднего состояния.

Результирующие сигналы сравнения поступают на входы блока i4 памяти и через коммутатор 16 коррекционных сигналов следуют на входы блока 2 добавления-вычитания импульсов. Блок 2 добавления-вычитания импульсов вводит дополнительные импульсы или стирает часть импульсов в сигнале, поступающем на вход. делителя 3 часто "ы.

При изменении числа импульсов на единицу выходной сигнал делителя 3 частоты сдвигается на величину 1/f о в сторону уменьшения рассогласования по задержке между опорным сигналом и входным (f — частота опорного генератора 1).

Таким образом происходит подстройка фазы опорного и входного сигналов.

На входы дополнительного перемножителя 9 поступают входной сигнал и опорный сигнал с третьего выхода опорного генератора 4 псевдослучай- ных последовательностей, совпадающий по фазе в режиме синхронизма с входным сигналом. Выходной сигнал дополнительного перемножителя 9 управляет направлением счета второго дополнительного реверсивного счетчика 11. о

Дополнительный делитель 15 частоты задает время накопления входного сигнала и сбрасывает второй дополнительный реверсивный счетчик 11 в среднее

1088146

Составитель В. Орлов

Редактор Н. Лазаренко Техред А.Кикемезей Корректор A. Дзятко

Заказ 2690/53 Тираж 635 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4 состояние. Результирующий сигнал накопления второго дополнительного реверсивного счетчика 11 сравнивает-. ся в первом цифровом компараторе 12 с кодом порога. Превышение порога свидетельствует о наличии неискаженного входного сигнала.

При подавлении сигнала импульсными и интерференционными помехами во втором дополнительном реверсивном счетчике 11 накапливаются шумы. Первый цифровой компаратор 12 фиксирует непревышение порога и переключает режим работы блока 14 памяти с записи на считывание. С выхода блока 14 памяти снимается информация о знаке подстройки фазы опорного сигнала, полученная первым дополнительным реверсивным счетчиком !О, и подается через коммутатор 16 коррекционных сигналов на блок 2 добавления-вычитания импульсов. Это позволяет поддер5 живать требуемые фаэовые соотношения между входным и опорными сигналами в моменты воздействия помех.

Таким образом, в предложенном цифровом устройстве сложения за задержкой псевдослучайной последовательности за счет исключения ложных подстроек фазы опорного сигнала, происходящих вследствие помех, обеспе1>. чивается более высокая помехозащищенность по сравнению с известным цифровым устройством слежения за задержкой.