Симметричный делитель частоты импульсов

Симметричный делитель частоты импульсов

Иллюстрации

Показать все

Реферат

 

СИММЕТРИЧНЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ HMnyJibCOB по авт.ев К 913601, о тлнчающнй.ся тем, что, с целью увеличения точности симметрирования выходных сигналов делителя при нечетных коэффициентах деления и повышения надежности в работе, в него введены элемент К-НЕ и второй триггер, выход которого сое;: Ш1ен с входом управления регистра Сдвиг вправо и выходной шиной, R -вход подключен к выходу элемента И, а 5 вход - к выходу второго элемента ЗАПРЕТ, второй управляющий вход которого соедш1ен с выходом элемента И-НЕ, первый вход которого соединен с выходом младшего разряда регистра,а второй - с входной шиной.

СОЮЗ СОВЕТСКИХ

РЕСПУБЛИК (1% 01) $(5g Н 03 К 23/04

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA (61) 913601 (21) 3493033/18-21 (22) 20.09.82 (46) 30.04.84. Бюл.Р16 (72) Ю.В. Смирнов (53) 621.374 (008.8) (56) 1.Àâòîðñêoå свидетельство СССР

9 913601, кл. Н 03 К 23/04, 1982, (54)(57) C>mmEiP1 H11É nEm

ЗАПРЕТ, второй управляющий вход которого соединен с выходом элемента

И-НЕ, первый вход которого соединен с выходом младшего разряда регистра, а второй - c входной шиной, 1039763

Изобретение относится к импульсной технике и может быть использовано в измерительной аппаратуре, а также в устройствах автоматики и телемеханики.

По основному авт ° св. 1, 913601 известен делитель импульсов, содержаций и -разргщньй счетчик с входом установки в нуль, счетный. вход которого соединен с входной шиной, дешифратор, первая группа входов которого соединена с выхода" ми счетчика, сдвигающий регистр с входами управления соединен с вы- . l5 ходами счетчика, сдвигающий регистр с входами управления "Сдвиг вправо" и "Сдвиг влево",входы которого соединены с шппамн кода управления, а выходы подключены к второй группе

20 входов дешифратора, первый и второй элементы И, первый и второй элементы ЗАПРЕТ, триггер, элемент задержки и элемент ИЛИ, один вход которого соединен с выходом второго элемента И, один вход которого соединен.е выходом формирователя, а другой " с входом управления регистра "Сдвиг вправо", с выходом триггера и с входом элемента задержки, выход которого соединен с одним входом первого элемента И. и запрещаюцим входом второго элемента 3AIIPET управляющий вход которого соединен с выходом дешифратора и одш|м о входом первого элемента И, а выходс входом установки триггера в единичное состояние, вход установки в нулевое состояние которого соедшын с входом управления регистра "Сдвиг влево", входом установки на нуль счетчика имйульсов и выходом первого элемента ЗА11РЕТ, запрещающий вход которого соединен с входной шиной, а управляющий — с выходом первого элемента И и другк4 входом элемента 1ЛИ, выход которого соединен с выходной

Ы ойИ, При работе такого делителя на выходе триггера с раздельными входами возникают импульсы симметричной формы, однако точность симметрирования импульсов оказывается недостаточной,, если коэффициент деления является нечетным числом. Кроме того, в таком делителе импульсов возможно появление Л ошибок деления, так как при приведе-. нии делителя в исходное состояние перед очередным циклом деления на входы управления регистра "Сдвиг вправо" и "Сдвиг влево" в течение некоторого промежутка времени одновременно поступают сигналы единичного уровня, что может привести к искажению информации, записанной в регистре.

Цель изобретения — увеличение точности и надежности работы делителя импульсов.

Поставленная цель достигается тем, что в делитель импульсов, содержащий и -разрядный счетчик с входом установки в нуль, счетный вход которого соединен с входной шиной, дешифратор, первая группа входов которого соединена с выходами счетчика, сдвигающий регистр с входами управления "Сдвиг вправо" и "Сдвиг влево", входы которого соединены с шинами кода управления, а выходы подключены к второй группе входов дешифратора, первый и второй элементы ЗАПРЕТ, элемент И, элемент эадеряаси и первый триггер, выход которого соединен с входом элемента задержки, Й -вход соединен с входом управления регистра "Сдвиг влево", входо.г установки счетчика в нуль и выходом первого элемента ЗАПРЕТ, запрещакж1нй вход которого соединен с входной шиной, а управляюций — с выходом элемента И, один вход которого соединен с выходом элемента задержки и запрещающим входом второго элемента, ЗАПРЕТ, выход которого соединен с 5 -.входом первого триггера, а первый управляющий вход — с выходом дешифратора и вторым входом элемента И, введены элемент И-НЕ и второй триггер, выход которого соединен с входом управ" ления регистра "Сдвиг вправо" и выходной шиной, Й -вход подключен к выходу элемента И, à S -вход к выходу второго элемента ЗАПРЕТ, второй управляющий вход которого соединен с выходом элемента И-НЕ, первый. вход которого соединен с выходом младшего разряда регистра, а второй — с входной шиной.

На фиг.l представлена схема симметричного делителя частоты импульсов;.на фиг.2 и Э импульсные диаграммы работы устройства при четном (К=6 } и нечетном (К7) коэффициенттах деления. устройство содержит h -разрядный счетчик 1 импульсов, счетный вход которого соединен с входной

3 0897 шиной 2, а выходные шины - с входными разрядньин шинами дешифратора 3, являющегося, по-существу, компара: тором кодов, сдвигающий регистр 4 с входами управления "Сдвиг вправо" 5 и "Сдвиг влево 6, выходные шины коII 5 торого, за исключением шинь! младшего разряда, соединены с:входными нинами управления дешифратора 3, а входные кодовые шины — с шинами 7 кода управления, элемент 8 Ы-НЕ, элемент 9 ЗА? РЕТ, элемент 10 И, триггеры ll и !2, элемент 13 задержки, элемент 14 ЗАПРЕТ н выходную шину 15, Симметричный делитель частоты

35 импульсов содержит и -разрядный счетчик 1 с входом установки в нуль, счетный нход которого соединен с входной ыиной 2 g дешифратор 3, первая группа входов которого соедине20 на с выходами счетчика, сдвигающий регистр 4 с входами 5 и 6 управле-. ния "Сдвиг вправо" и "Сдвиг влево", входы которого соединены с нинами 7 кода управления, а выходы подклю25 чены к второй группе входов дешифратора, первый и второй элементы ЗАПРЕТ, элемент И, элемент задержки и первый триггер, выход которого соединен со входом элемента 13 задержки, R -вход соединен с входом

30 управления регистра "Сдвиг вправо", входом установки счетчика в нуль и выходом элемента 14 ЗАПРЕТ, запрещающий вход которого соединен с входной шиной, а управляющий — с выхо- З5 дом элемента задержки и входом второго элемента ЗАПРЕТ, выход которого соединен с 5 --входом первого триггера, а первый управляющий входс выходом дешифратора 3 и вторым входом элемента 10 И, элемент 8 И-НЕ и второй триггер 12, выход которого соединен с входом 5 управления регистра "Сдвиг вправо" и выходной шиной 15, R -вход подключен к выходу 45 элемента 10 И, a S -вход — к выходу элемента ЗАПРЕТ, второй управлякиций вход которого соединен с выходом элемента 8 И-НЕ,первый вход которого соединен с Выходом млад- 50 него разряда регистра 4, а второй— с выходной шиной 15.

Максимальное значение коэффициента деления делителя определяется, емкостью счетчика 1 и сдвигающего регистра 4, причем регистр должен иметь на одну ячейку памяти больше, чем количество разрядов счетчика 1.

63 4

Входные кодовые шины регистра 4 подключаются к нходам ячеек памяти с первой по и -ую, а выходные кодовые шины соединены с выходами ячеек памяти -с первой по (a+1)-ую, причем выходная кодовая шина первой ячейки памяти (выход младшего разряда) подключена к одному входу элемента

8 И-НЕ,а остальные — к второй группе входов дешифратора 3.

Устройство работает следующим образом.

Ф

В исходном положении, которое устанавливается перед ° каждым циклом деления на заданный коэффициент, счетчик 1 и триггеры 11 и 12 установлены в нулевое состояние. На запрещающий вход элемента 9 ЗАПРЕТ и на один вход элемента 10 И поступают сигналы нулевого уровня, В результате этого элемент 9 ЗАПРЕТ оказывается подготовленным к приему сигналон, поступающих на его управляющие входы, а элемент 10 И закрыт.

Код управления коэффициентом деления К записан в ячейке памяти с первого о п -уи, в результате чего на входные разрядные шины управления дешифратора 3 поступает код управ-. ления, сдвинутый на один разряд влеiво {в сторону младших разрядов), т.е.

I код числа 0,5 К при четном н К и 0,5 (К-l) — при нечетном К.

При четном коэффициенте деления в младшем разряде регистра 4 записан нуль. Сигнал нулевого уровня с выхода этого разряда поступает на один вход элемента 8 И-НЕ, в результате чего на выходе этого элемента при делении на четный коэффициент постоянно присутствует сигнал единич.ного уровня. Этот сигнал поступает на один управляющий вход элемента 9

ЗАПРЕТ

Прн делении на четный коэффициент устройство работает следующим образом (К=6) для обозначения сигналов, возникающих на выходах отдельных элементов и узлов делителя при его работе, использованы буквы U цифровые индексы которых (i) соотнет,ствуют номерам этих элементов и узлов, приведенных на схеме делителя (рис. 1.

С приходом 0,5 К-ого входного импульса на выходе дешифратора 3 появляется сигнал едйничного уровня, который через элемент ЗАПРЕТ поступа" ет на единичные входы триггеров 11

j 0397(13

Ку

ВИИИПИ Занан 2953/55 ХаИаа 862 Подписное

Фнпнел ППП Патент, г. Уагорол, ул.лроектнвл,| один разряд влево и установка триггера 1I в нуль„

На этом заканчивается цикл работы делителя при делении на нечетный коэффициент. 5

Таким образом,,введение в делитель частоты элемента И-ИЕ и второго тригГеpG позволяет увеличить тОчнОсть симмстрирования выходных сигналов делителя при нечетных коэффициентах деления, увеличить надехность его работы, что в конечном свете позволяет увеличить точность работы аппаратурыа в которой применяются подобные делители частоты,