Усилитель записи и считывания для запоминающего устройства с произвольной выборкой

Усилитель записи и считывания для запоминающего устройства с произвольной выборкой

Иллюстрации

Показать все

Реферат

 

УСИЛИТЕЛЬ ЗАПИСИ И СЧИТЫБАШ-1Я ДЛЯ ЗАПОМИНАЮЩЕГО УСТРОЙСТВА С ПРОИЗВОЛЬНОЙ ВЫБОРКОЙ, содержащий группы управляющих п-р-п-траизисторов , эмиттеры которых являются разрядными входами усилителя, усилительные п-р-п-транзисторы с первого по четвертый, ограничивающие п-р-птранзисторы , нагрузочные резисторы и первый источник тока, причем коллекторы управляющих транзисторов первой группы, базы первого и третьего усилительных транзисторов и первый вывод первого нагрузочного резистора объединены и являются первым выходом усилителя, коллекторы управляющих транзисторов второй группы, базы второго и четвертого усилительных транзисторов и первый вывод второго нагрузочного резистора объединены и являются вторым выходом усилителя, вторые выводы нагрузочных резисторов и ко.гшекторы усилительных транзисторов соединены с первой шиной питания, базы управляющих транзисторов первой и второй групп подключены соответственно к эмиттеру первого и эмиттеру в торого ограничивающих транзисторов, коллекторы которых соединены с первой шиной питания, базы первого и второго ограничивающих транзисторов являются соответственно первым и вторым управляющими входами усилителя, о т л и ч а ю Ц, и и с я тем, что, с целью повышения его быстродействия, в него введены переключающие п-р-птранзисторы с первого по шестой,смещающие диоды, третий и четвертый нагрузочные резисторы, первые выводы которых соединены соответственно с эмиттерами первого и четвертого и второго и третьего усилительных транзисторов , причем вторые выводы третьего и четвертого нагрузочных резисторов подключены соответственно к коллекторам первого и третьего пе реключающих транзисторов и базам управляющих транзисторов первой груп (Л пы и к коллекторам второго и четвертого переключающих транзисторов и бас зам управляющих транзисторов второй группы, базы третьего и четвертого переключающих транзисторов соединены соответственно с катодом первого и с катодом второго смещающих диодов, CD аноды которых подключены соответственно к эмиттеру пятого и к эмиттеру tc шестого переключающих транзисторов, к базы которых соединены соответственно с базой второго и базой первого огсо раничивающего транзисторов, коллекторы пятого и шестого переключающих транзисторов подключены к первой шине питания , базы -первого и второго переключающих транзисторов объединены и являются входом опорного напряжения усилителя, эмиттеры переключающих транзисторов с первого по четвертый соединены с первым выводом первого источника тока, катоды первого и второго смещающих диодов соеди

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„Я0„„1091223

3(511 С 11 С 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

< 1! К.1

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ

СР Ф

М» ,b3

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 35405 14/18-24 (22) 11.01.83 (46) 07.05. 84. Бюл. N - 17 (72) С.И.Балашов, В.Н.Дятченко, В.А.Неклюдов и А.Э.Нестеров (53) 681.327(088.8) (56) 1. Патент CUlA N - 4078216, кл. 365/189, опублик. 1978.

2. Патент США 3983544, кл, 370/173, опублик. 1976 (прототип). (54)(57) УСИЛИТЕЛЬ ЗАТП1СИ И С ИТЫВАН1И ДЛЯ ЗАПОЙНА!ЩЕГО УСТРОЙСТВА С

ПРОИЗВОЛЬНОЙ ВЫБОР1(ОЙ, содержащий группы управляющих и-р-и-трaL! зисторов, эмиттеры которых являются разрядными входами усилителя, усилительные и-р-и-транзисторы с первого по четвертый, ограничивающие и-р-итранзисторы, нагрузочные резисторы и первый источник тока, причем коллекторы управляющих транзисторов первои группы, базы первого и третьего усилительных транзисторов и первый вывод первого нагрузочного резистора объединены и являются первым выходом усилителя, коллекторы управляющих транзисторов второй группы, базы второго и четвертого усилительных транзисторов и первый вывод второго нагрузочного резистора объединены и являются вторым выходом усилителя, вторые выводы нагру- зочных резисторов и коллекторы усилительных транзисторов соединены с первой шиной питания, базы управляющих транзисторов первой и второй групп подключены соответственно к эмиттеру первого и эмиттеру второго ограничивающих транзисторов, коллекторы которых соединены с первой шиной питания, базы первого и второго огра, ничивающих транзисторов являются соответственно первым и вторым управляющими входами усилителя, о т л и— ч а ю шийся тем, что, с целью повышения его быстродействия, в него введены переключающие и-р-птранзисторы с первого па шестой,сметающие диоды, третий и четвертый нагрузочные резисторы, первые выводы которых соединены соответственно с эмиттерами первого и четвертого и второго и третьего усилительных транзисторов, причем вторые выводы третьего и четвертого нагрузочных резисторов подключены соответственно к коллекторам первого и третьего гереключающнх транзисторов и базам управляющих транзисторов первой групI!b! H к коллекторам второго и четвертога переключающих транзисторов и базам управляющих транзисторов второй груш1ы, базы третьего н четвертого переключающих тр."нзисторов соединены соответственно с катодом первого и с катодом второгo смещающих диодов, аноды которых подключены соответственно к эмнттеру пятого и к эмиттеру шестого переключающих транзисторов, базы которых соединены соответственно с базой второго и базой первого ограничивающего транзисторов, коллекторы пятого и шестого переключающих транзисторов подключены к первой шине питания, базы первого и второго переключающих транзисторов объединены и являются входом опорного напряжения усилителя, эмиттеры переключающих транзисторов с первого по четвертый соединены с первым выводом первого источника тока, катоды первого и второго смещающих диодов соеди3097223 нены соответственно с первыми выводами второго и третье. о источников тока, вторые вывоцы источников тока подключены к второй шине питания.

Изобретение относится к вычислительной технике и предназначено для использования в цифровых полупроводниковых схемах памяти с произвольной выборкой, в частности B интегральных 5 схемах оперативной памяти на биполярных транзисторах.

Известен усилитель записи и считывания для запоминающих устройств с произвольной выборкой, содержащий пары первых и вторых управляющих тран зисторов, подключенных эмиттерами к парам соответственно первых и вторых разрядных шин,,причем коллекторы всех первых и всех вторых транзисторов подключены соответственно к первой и второй выходным шинам и через соответственно первый и второй резисторы — к шине питания, третий и четвертый транзисторы,;подключенные. коллекторами к шина питания, базами соотвепстгенно к первой и второй выходным шинам, эмиттерами к источнику ток". и обьединенным базам всех и первых и вторых. управляющих транзисторов, . пары пяти и шестых управляющих транзисторов, подключенных эмиттерами соответственно к парам первых и вторых разрядных шин, коллекторами к шине питания, базами соответственно к ЗО

О первой и второй управляющим шйнам, управляемый источник тока,. подключенный через соответственно первый и второй элементы развязки к первой и второй выходным шинам, вход управля-35 етого источника тока подключен к дополнительной управляющей шине f)g.

Недостатками данного усилителя являются большое число дополнительных управляющих трапзисторов н низкое .@3 быстродействие.

Наиболее близким техническим решением к изобретению является усилитель записи и считывания для запоминающего устройства с произвольной выбор кой, содержащий пары первых и вторых транзисторов, подключенных эмиттерами соответственно к парам первых и вторых разрядных шин, причем коллекторы всех первых и всех вторых транзисторов подключены соответственно к первой и второй выходным шинам и через соответственно первый и второй резистор — к шине питания, третий и . четвертый транзисторы, подключенные базами соответственна к первой и второй выходным шинам, коллекторами к шине,питания, эмиттерами к базам соответственно первых и вторых транзисторов и соответственно к первому

H второму источникам така, пятый и шестой транзисторы, подключенные коллекторами к шине питания, базами соответственно .к первой и второй выходным шинам, эмиттерами соответственно к эмиттерам четвертого я третьего транзисторов, седьмой и восьмой транзисторы, подключенные базами соответственно к гервай и второй управляющим шинам, коллекторами к шине питания, эмиттерами соответственно к базам первых и вторых транзисторов Г2 l.

Недостатком прототипа является низ— кое быстродействие при считывании и записи информации, так как при считывании быстродействие ограничено высоким положением опорного потенциала считывания (в схемах даннсго типа последний,"повторяет" высокий уровень логической единицы выбраннрй ячейки памяти), а опор," и потенциал считывания задает порог переключения тока разрядных шин в выбираемую ячейку и при высоком положении этого

I порога он достигается ячейкой позднее, только в конце переходного процесса смены адреса строк..При записи в данно= схеме ввиду невозможности непосредственно понизить потенциал относительно опорного на базах первых или вторых управляющих транзисторов из-за эмиттерных повторителей обратной связи (транзисторы с третьего IIo шастай) применяется предварительное переключение тока одной из разрядных шин в усилитель. При э гом соответственно понижается шотенциа

1091223 повторителей обратной связи (дает требуемое для записи понижение потенциала на базах первых или вторых управляющих транзисторов).

Таким образом,, процесс формирования требуемого сигнала записи в данном усилителе имеет предварительные этапы, связанные с переключением значительных паразитных емкостей раз- 0

Рядных шин (переключение тока разрядной шины из ячейки в усилитель) и выходных шин (понижение логического уровня одного из выходов усилителя), что значительно снижает быстродействие данной схемы при зиписи.

Цель изобретения — повышение быстродействия усилителя при считывании и записи .без увеличения мощности и уменьшения надежности. 20

Поставленная цель достигается тем, что в усилитель записи и считывания для запоминающего устройства с произвольной выборкой, содержащий

25 группы управляющих и-р-n — транзисторов, эмиттеры которых являются разрядными входами усилителя, усилительные и-р-и-транзисторы с первого по четвертый, ограничивающие и-р †птранзисторы, нагрузочные резисторы и первый источник тока, причем коллекторы управляющих транзисторов первой группы, базы первого и третьего усилительных транзисторов и первый вывод первого нагрузочного резистора объединены и являются первым выходом усилителя, коллекторы управляющих транзисторов второй группы, базы второго и четвертого усилительных транзисторов и первый вывод второго нагрузочного резистора объединены и являются вторым выходом усилителя, вторые выводы нагрузочных резисторов и коллекторы усилительных транзисторов соединены с пер- 45 вой шиной питания, базы управляющих транзисторов первой и второй групп подключены соответственно к эмиттеру первого и эмиттеру второго ограничивающих транзисторов, коллекторы которых соединены с первой шиной питания, базы первого и второго ограни.чивающих транзисторов являются соответственно первым и вторым управляющими входами усилителя, введены переключающие п-р-п-транзисторы с пер-вого по шестой, смещающие диоды, трети К и четв ер тый нагр узочные р езисторы, первые выводы которых соединены соответственно с эмиттералп первого и четвертого и второго и третьего усилительных транзисторов, причем вторые выводы третьего и четвертого нагрузочных резисторов подключены соответственно к коллекторам первого и третьего переключающих транзисторов и базам управляющих транзисторов первой группы и к коллекторам второго и четвертого переключающих транзисторов и базам управляющих транзисторов второй группы, базы третьего и четвертого перек.пючающих транзисторов соединены соответственно с катодом первого и с катодом второго смещающих диодов, аноды которых подключены соответственно к эмиттеру пятого и к эмиттеру шестого переключающих транзисторов, базы которых соединены с0ответственно с базой второго и базой первого ограничивающих транзисторов, коллекторы пятого и шестого переключающих транзисторов подключены к первой шине питания, базы первого и второго переключающих транзисторов объединены и являются входом опорного напряжения усилителя, эмиттеры переключающих транзисторов с первого по четвертый соединены с первыл |з подоt первого источника тока катоды пер вого и второго смещающих диодов соединены соответс:венно с первыми выводами гторого и третьего источников тока, вторые зыводы источников тока подключены к второй шине питания.

На фиг.l представлена принципиальная схема предлагаемого усилителя записи и считывания; на фиг. 2 — схема части массива ячеек памяти запоминающего устройства (ЗУ), подключенных к усилителю записи и чтения; на фиг.3 — временные диаграммы напряжений, поясняющие работу усилителя.

Усилитель записи и считывания содержит первую 1 и вторую 2 группы управляющих транзисторов.

На фиг.1 обозначены разрядные входы 3 и 4, первыи 5 и второй 0 выходы усилителя.

Усилитель содерхжт также первый

7 и второй 8 нагрузочные резисторы, первую шину 9 питания, усилительные транзисторы 10-13 с первого по четвертый, первый 14 и второй 15 ограничивающие транзисторы. На фиг.1 обозначены также первый 16 и второй

17 управляющие входы усилителя. Усилитель содержит также первый 18 ис1091223 точник тока, третий 19 и четвертый

20 нагруэочные резисторы, переключа— ющие транзисторы 21-26 с первого но шестой, первый 27 и второй 28 смещающие диоды, второй 29 и третий 30 ис- 5 точники тока. На фиг.1 обозначены также вход 31 опорного напряжения и вторая шина 32 питания.

На фиг.2 показан усилитель 33 разрядные|входы 3 и 4 которого подключены соответственно к запоминающим транзисторам 34 и 35 ячее ; 36 памяти со словарными шинами 37 и 38, источник 39 разрядного тока, источник

40 тока хранения, коллекторные узлы 4115 и 42 ячейки памяти и коммутатор 43 разрядного тока.

На фиг.3 кривая 44 иллюстрирует изменение потенциала логическои "1" в ро узлах 41 или 42 вновь выбираемой ячейки 36 памяти, кривая 45 относится к такому же узлу ранее выбранной ячейки памяти, уровень потенциала 46 обозначает положение опорного потен- 2s циала считывания на базах управляющих транзисторов 1 и 2 усилителя. протот,.па, уровень 47 относится к опорному потенциалу считывания B предлагаемом усилителе, точки 48 и

49 пересечения соответствуют моменту перехвата ТОка B разряднОй шине 3 или

4 в я ейку 36 соответственно в про— готипе и в предлагаемом усилителе,.

Усилитель записи и считывания рабо> тает следующим Образом.

Быбранная ячейка 36 (см, фиг,2) „ находящаяся в строке с высоким потенциалом по шине 38 и подключенная к той паре разрядных входов 3, 4 уси-лителя 33. в которые коммутатором 43 включен ток источнн -a 30, охватывает ток одной из разрядных шин — первой

3 или второй 4 — в зависимости от .Информации в ячейке 36 ° Б усилителе

3Д охват одного тока фиксируется соответствующим изменением падения напряжения на. коллекторной нагрузке, Бозникающий дифференциальный сигнал на выходах 5 и 6 (см. фпг.1) усилитен н ля отражает род информации (0 или

"1") в выбранной ячейке 36 памяти.

Описанный стандартный способ счи-. тывания в быстродействующих накопителях достигается соответствующим

)5 выбором потенццала выбранной строки (связанным с потенциалами в узлах 41 и 42 выбранной ячейки 36) и опорного потенциала считывания на базах транзисторов 1 .и 2 в усилит= 33 Пусть, чапример, в выбранной ячейке 36 узел

4li имеет Высокий потенциал (примерно равный потенциалу шины 38), узел

42 имеет низкий потенциал . Опорный потенциал считывания должен бы-,ь меньше потенциала узла 41, но больше потенциала узла 42, тогда в связанных по эмиттерам парах транзисторов

1-34 и 2-35 токи разрядных шин 3 и

4 будут протекать в транзистор 1 усилителя и транзистор 35 ячейки.

Дня ускорения процесса перехвата тока в предлагаемом усилителе вводятся резисторы 19 и 20, смещающие Опорный потенциал счить.вания вниз эа счет падения напряжения на них от протекания гока от источника .18.

Последний подводится к резисторам через идентичные транзисторы 21 и 22; транзисторы 23 и 24 при считывании имеют на базах потенциалы меньше опорного напряжения на Входе 31 за счет подачи сигналов логического "0" по входам 16 и 17 через диоды 2i и

28, сдвигающие логические уровнк.

За счет смещения вниз опорного потенциала считывания Выбираема.-. ячейка 36 раньше перехватыва"т ток (точка 49), что ускор.-.eò появление

Выходного информационного сигнал.а на Выходе усилителя (см. фиг.3) ча время 1. . Для сохранения запаса. помехо чстойчиВОсти Величина сдвига опорного потенциала счнтывания нс превышает половины логического перепада в узлах 41 и 42 Выбранной ячейки 36. При уменьшении в резупьтате технологического разброса ногенниалов в выбраннои ячейке 36 до уровня смещенного опорного нотенциа-.а последний так же, как В усилителепрототипе„ начинает "повторять" потенциал В узле 41 ячейки 36,„ сохраняя гакую же, как В прототипе,:адежцость считывания.

Сигналом записи логической "j илч 0" cнужи т ПОГ а(a -/ровн-,логик(ской 1 сООтветственно на ВхОЦ

16 или 17. 1:рй этом требуемое понижение потенциала на базах транзисторов 1 или 2,цостигается эа счет изменения падения нащ яжечия на ре=-исторах 19 и 20, используемых для смещения опорного потенциала считывания . Сигнал ло:.ич ской 1" . 0

Оцному из входов 16 или 17 переключает ток источника 18 В Один и"- гранзисторов 23 или 24 и теперь этот ток

109!223 не делится поровну между резисторами 19 и 20, а протекает только в одном из них, вызывая требуемое понижение потенциала на базах транзисто-, ров 1 или 2.Соответствующее повышение 5 потенциала на базе противоположного транзистора 2 (или 1) носит вспомогательный характер при записи так же, как и транзисторы 14 и 15, ускоряющие этот

Вспомогательный процесс при поступлении сигнала логической "1" по входам 16 или 17. соответственно. Транзисторы 14 и 15 служат также для ограничения, уровня понижения потенциала на базах транзисторов 1 или 2. 1

Таким образом, в предлагаемом усилителе, в отличие от прототипа, исключаются предварительные этапы при записи, связанные с перехватам тока из ячейки 36 и изменением состояния выходов 5 и 6 усилителя. Зто позволяет исключить предварительный перезаряд больших паразитных емкостей разрядных 3,4 и выходных шин, что резко повышает быстродействие при записи.

Таким образом, предлагаемый усилитель записи и считывания позволяет повысить быстродействие усилителя при считывании на 357 и при записи в два раза без увеличения мощности и без уменьшения надежности за счет соответствующего регулирования и сдвига опорного потенциала считывания на резисторах 19,20 (при считывании) и формирования импульсов записи внутри усилителя с помощью переклн.чающих транзисторов 21-26.

Технико-экономическая эффективность предлагаемого устройства заключается в более высоком быстродействии по сравнению с прототипом.

ioe лз

1091223

Составитель Т. Зайцева

Т ехред JI. Коц уня к Корр е кт ер О. Билак

Редактор С. Пекарь

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Заказ 3087/48 Тираж 575 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Х(-35, Раушская наб., д. 4/5