Устройство цикловой синхронизации для внешней памяти

Устройство цикловой синхронизации для внешней памяти

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

3(59 G 06 F 11 12

У -, !/K<2»,.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ДвторСНОММ CBHQETEJlbCTBV

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (212 3559993/18-24 (222 28.02.83 о (462 15. 05. 84. Вюл. Р 18 (722 A.Ï.Òèïèêèí, П.Е.добрянский и С.И.Егоров (711 Курский политехнический институт (531 681.327(088.82 (561 1. Авторское свидетельство СССР

9 758551, кл. Н 04 L 7/08, 1980.

2. Авторское свидетельство СССР

t2 849521, кл. Н 04 1» 7/08, 1981 (прототип 1. (54)(57 I УСТРОЙСТВО ЦИКЛОВОЙ СИНХРОНИЗАЦИИ ДЛЯ ВНЕШНЕЙ ПАМЯТИ, содержащее селектор синхросигналов, нход которого является первым входом устройства, группу счетчиков и первый пороговый блок, входы которого подключены к выходам счетчиков группы, а выход является первым выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены сдвиговые регистры, счетчики с первого по пятый, второй пороговый блок, группа элементов И, триггер, элементы ИЛИ, элементы НЕ и элементы И, причем первые входы первого и второго сдвиговых регистров и первые входы первого и второго элементов И подключены к выходу селектора синхросигналон, выходы первого и второго сдвиговых регистров соединены соответственно с одними иэ входон счетчиков группы, другие входы которых подключены к выходам элементов И группы, первые входы которых соединены с выходами счетчиков группы, а вторые входы — с выходом первого элемента НЕ, вход которого и первые нходы счетчиков с первого по третий подключены к ны... Я О „„Д.ЯЯ2Д.2 Я. ходу пеРвого порогового блока, выход перного счетчика соединен с первыми входами второго порогового блока и третьего элемента И, ныход которого подключен к первому входу первого элемента ИЛИ, выход второго элемента И соединен с вторым входом третьего элемента И и первым входом, второго элемента ИЛИ, выходы первого и второго элементов ИЛИ подключены к вторым входам второго и первого счетчиков, выходы второго и третьего счетчиков соединены соответственно с вторым и с третьим входами второго порогового блока, выход которого подключен к первому входу четвертогс элемента И, первому входу четвертого счетчика и второму входу первого элемента И, выход которого соединен с вторыми входами третьего и четвертого счетчиков, первого и второго элементов ИЛИ, перными нходами триггера и пятого счетчика и входом второго элемента НЕ, ныход которого подключен к вторым входам второго и четвертого элементов И, второй вход триггера соединен с выХодом четвертого элемента И, а выход — с первым входом пятого элемента И, выход которого подключен к первому входу третьего элемента ИЛИ, второй вход которого соединен с выходом пятого счетчика, выход четвертого счетчика подключен к вторым входам пятого элемента И и пятого счетчика, вторые входы первого и второго сдвиговых регистров и третий вход пятого элемента И являются соответственно входами с второго по четвертый устройства, выходами с первого по третий которого являются выходы первого и второго пороговых блоков и выход третьего элемента ИЛИ .соответственно.

109251А

Изобретение относится к вычислительной технике, а именно к специализированным вычислительным устройствам защиты от ошибок внешней памяти ЦВМ (накопителей на магнитных лентах, дисковой и оптической памяти ).

Известно устройство цикловой синхронизации для внешней памяти, содержащее дешифратор синхрокомбинаций, регистры сдвига, преобразова- 1О тель кода, решающий блок, блок сравнения, блок памяти и формирователь импульсов (1 3.

Недостатком этого устройства является невозможность достаточного надежного вхождения взсинхронизм менее чем за четыре цикла.

Наиболее близким к изобретению является устройство цикловой синхронизации для внешней памяти, содержащее узел обнаружения ошибок с детектором синхросигнала, последовательно соединенные блок счетчиков и пороговый блок, дешифратор, коммутатор, генератор импульсов, сумматор и регистр задержки, в котором передаваемая последовательность формируется в виде суммы по модулю два двух последовательностей: информационного кодового слова и дополнительной последовательности, переводящей кодовое слово н смежный класс, соответствующий номеру кодового слова в сообщении. Узлом обнаружения ошибок в принятой последовательности выделяются номера кодовых слов сообщения, которые записываются в блок счетчиков, по одновременчоглу переполнению большинства которых пороговый блок вырабатывает сигнал циклового фаэирования. Иэ регистра 40 задержки, длина которого выбирается равной длине сообщения, по цикловому синхронизму последовательно считываются кодовые слова сообщения (2 3.

gk

Недостатком устройства является необходимость хранения всего сообщения до образования сигнала его циклового фазиронания, в силу чего не представляется возможным осуществление вхождения в цикловый синхронизм в начале сообщения, что снижает быстродействие устройства, а также может привести к неправильному декодированию первых кодовых слов и потере адресной части формата в заголовке записи.

Цель изобретения — повышение быстродействия устройства путем повышения скорости нхождения н циклоный синхрониэм.

Поставленная цель достигается тем, что в устройство циклоной синхронизации для ннешней памяти, содержащее селектор синхросигналов, 65 вход которого является первым входом устройства, группу счетчиков и первый пороговый блок, входы которого подключены к выходам счетчиков группы, а выход является первым выходом устройства, введены сдвиговые регистры, счетчики с первого по пятый, второй пороговый блок, группа элементов И, триггер, элементы ИЛИ, элементы НЕ и элегленты И, причем первые входы первого и второго сдвиговых регистров и первые входы первого и второго элементов И подключены к выходу селектора синхросигналов, выходы первого и второго сдвиговых регистрон соединены соответственно с одними из входов счетчиков группы, другие входы которых подключены к выходам элементов И группы, первые входы которых соедииены с выходами счетчиков группы, а вторые входы — c выходом первого элемента НЕ, вход которого и первые входы счетчиков с первого по третий подключены к выходу лерного порогового блока, выход первого счетчика соединен с первыми входами второго порогового блока и третьего элемента И, выход которого подключен к первому входу первого элемента ИЛИ, выход второго элемента И соединен с вторым входом третьего элемента

И и первым входом второго элемента

ИЛИ выходы первого и второго элементов ИЛИ подключены к вторым входам второго и первого счетчиков, выходы второго и третьего счетчиков соединены соответственно со вторым и с третьим входами второго порогоного блока, выход которого подключен к первому входу четвертого элемента

И„ первому входу четвертого счетчика и второму входу первого элемента

И, выход которого соединен с вторыми входами третьего и четвертого счетчиков, первого и второго элементов

ИЛИ, первыми входами триггера и пятого счетчика и входом второго элемента НЕ, выход которого подключен вторым входам второго и четвертого элементов И, второй вход триггера соединен с выходом четвертого элемента И, а ныхоц — с первым входом пятого элемента И, ныход которого подключен к первоглу входу третьего элемента ИЛИ, второй вход которого соединен с ныходогл пятого счетчика, выход четвертого счетчика подключен к вторым входам пятого элемента И и пятого счетчика, вторые входы первого и второго сдвиговых регистров и третий вход пятого элемента И являютея СООтветственнО нхОдагли С второго по четвертый у .тройстна, выходами с первого по третий которого являются Выходы ile aorо и BTGpoI пороговых блоков и выход третьего элемента ИЛИ соответственно.

1092510

На фиг.1 приведена структурная схема предложенного устройства, на фиг.2 — формат группы синхросигналов (ГСС), поясняющий работу устрой,=тва.

Устройство содержит селектор 1 синхросигналов, первый вход 2 устройства, первый 3 и второй 4 сдвиговые регистры, второй 5 и третий 6 входы устройства, группу счетчиков

7, первый пороговый блок 8. первый 10 элемент HE 9, первый выход 10 устройства, группу элементов P. 11, первый 12, второй 13 и третий 14 счетчики, второй пороговый блок 15 с выходом 16. элементы И с первого 15 по третий 17, 18 и 19, второй 20 и первый 21 элементы ИЛИ, четвертый элемент И 22, четвертый счетчик 23, триггер 24, пятый счетчик 25, второй элемент НЕ 26, пятый элемент И 27 с входом 28 и третий элемент ИЛИ 29 с выходом 30. Выходы устройства подключаются на входы блока управления декодера (на фиг.1 не показан ).

На фиг.2 обозначена цикловая отметка 31.

Число счетчиков 7 и порог блока

8 должны определяться параметрами применяемого в декодере кода, за коном распределения ошибок и требованиями к надежности цикловой синхронизации.

Все блоки устройства реализуются по известным схемам и на типовых элементах средней степени интеграции расширенной серии интегральных схем (ИС l типа К 155.

Селектор 1 синхросигнала построен по известной схеме на трехразрядйом счетчике. Сдвиговые регистры 3 и 4 построены на ИСК155ИР1. Счетчики 7, 40

12, 13, 14 построены по известной схеме двоичного счетчика с применением ИСК155 ИЕ7. Счетчики 23 и 25 представляют собой двоичные счетчики, построенные на ИС К155 ИЕ5. Порого- 45 вые блоки 8, 15 построены на основе известного принципа реализации булевых функций с применением ПЗУ, элементы И, ИЛИ, НЕ и триггер построены на известных логических элементах

ИС К155.

На фиг.2 приведен формат ГСС при длине кодового слова (КС) четыреста

copcIK восемь бит.

На фиг.2 обозначены CC — синхросигнал, KCC — код синхросигнала, СГ синхрогруппа, ГСС вЂ” группа синхросигналов, 1KC — первое кодовое сло. во записи.

Перед первым KC записывается сле- 60 дующая информация.

Вначале записывается несколько десятков байт логических единиц для входа тактового генератора в тактовый синхрониэм, а затем, в пределах 65 длины блока одного КС, эаписываетсл

ГСС. В формате ГСС размещаются двадцать восемь СГ длиной по шестнадцать бит. В каждой синхрогруппе записываются: в начале синхрагруппы-;

CC длиной четыре бита; затем — KCC расстояния начала синхрогруппы до первого бита первого КС (точка 31 на фиг.2), причем длина КСС, равная пяти битам, соответствует колнчеству синхрогрупп до отметки 31 и отражает только пять старших разрядов расстояния в битах до отметки 31, а младшие четыре разряда указывать нет смысла ввиду тбго, что длины каждой синхрогруппы одинаковы и кратны степени двойки, затем остальные семь бит заполняются единицами для поддержания тактового синхронизма.

Устройство работает следующим образом.

Устройство предназначено для защиты от ошибок накопителей на магнитных лентах, дисковых и оптических внешних запоминающих устройств (ВЗУ)

ЦВМ и построено для работы с блоками кодовых слов (КС), разделенных синхросигналом длиной четыре бита и записанными на носитель информации, обладающий высокой помехоустойчивостью самосинхронизирующимся способом записи, известным как модифицированная частотная модуляция (МФМ вЂ” запись).

Вхождение в цикловый синхрони-|M осуществляется путем анализа специальной группы синхросигналов (ГСС, фиг.2), записываемой в начале каждой записи перед первым КС. В ГСС длиной не более одного КС с большой из- . быточностью записываются периодически расположенные синхросигналы и коды их расстояний до первого бита первого КС записи. По одновременному переполнению большинства счетчиков группы счетчиков расстояний устройство обеспечивает минимальное время достаточно надежного вхождения в си.,хронизм эа один цикл в начале каждой записи на дорожке носителя информации. На вход 2 (фиг.1) устройства. поступает в последовательном коде считываемая с дорожки носителя информация в виде модифицированной частотно-модулированной (МФМ) последовательности сигналов, состоящей из нескольких байт единиц, группы синхросигналов и кодовых слов, разделенных сннхросигналами длиной четыре бита. На вход 5 устройства поступает такая же, но демодулированная в потенциальный код, последовательность сигналов. Селектором 1 вЫделяется первый неискаженный ошибками синхросигнал длиной четыре бита. В момент выделения синхросигнала на выходе селектора 1 образуется сигнал, по которому производится зались логической единицы,-поланной

1092510 на вход б регистра 4, в его младший разряд. Этот же сигнал разрешает запись кода синхросигнала в регистр 3 в течение пяти тактов. По сигналу йа выходах регистра 4 осуществляется запись кода, накопленного в регистре 3, в пять старших разрядов первого из счетчиков 7 и запускается этот счетчик 7. После этого селектором 1 выделяется следующий не искаженный ошибками синхросигнал, вновь осуществляется запись кода синхросигнала в регистр 3, в младший разряд регистра 4 заносится единица, а предыдущая единица сдвигается в следующий разряд. В результате разрешается перезапись содержимого регистра 3 a пять старших разрядов второго из счетчиков 7 и запускается этот счетчик. Процесс повторяется после выделения каждого синхросигнала селекто- 20 ром 1. В результате запускаются все счетчики 7. Несмотря на то, что они были запущены в разное время, переполнение их должно произойти одновременно, если коды выделенных синхросигналов, записанные в счетчики 7 как их начальные установки, не были искажены ошибками. По одновременному переполнению определенного числа счетчиков 7, превышающего порог 30 срабатывания блока 8. на выходе 10 образуется сигнал цикловой отметки, соответствующей точке 31 (л>иг.21, т.е. началу первого бита первого KC.

Выбором соответствующего числа счет- 3 > чиков 7 и порога срабатывания блока 8 обеспечивается высокая надежность вхождения в цикловый синхронизм за один цикл при искажении ошибками определенной части синхрогрупп группы синхросигналов.

В дальнейшем цикловый синхронизм поддерживается и восстанавливается счетчиками 12, 13 и 14, блоком 15, элементами И 17, 18 и 19, элементами

ИЛИ 20 и 21, элементами НЕ и 28, 4» элементами Й 11, которые контролирую.. и осуществляют повторное вхождение в цикловый синхронизм за время не более двух-трех циклов.

По сигналу входа в цикловый синхронизм, образованному на первом выходе 10 устройства, запускаются все три счетчика 12, 13 и 14, предва- рительно установленные в начальное состояние. По одновременному переполнению всех трех или двух из трех счетчиков 12, 13 и 14, на выходе блока 15 появляется сигнал, определяющий начало очередного KC. Если в этот же момент времени детектором 60 синхросигнала был выделен синхросигнал, разделяющий группы соседних КС, тс на выходе элемента И 17 формируется сигнал (логическая единица подтверждения правильности отсчета оче- 65 редного цикла. По этому сигналу происходит установка в начальное состояние непосредственно счетчика 14, а через элементы ИЛИ 21 и 20 — счетчиков 13 и 12 соответственно. И так далее в конце каждого цикла в процессе поступления очередных КС.

Если же на выходе элемента И 17 не образуется логическая единица, то это является сигналом ошибки в цикловой синхронизации. Автоматическое восстановление цикловой синхронизации осуществляется эа два-три цикла путем анализа двух подряд выделенных селектором 1 синхросигналов, разделяющих группы КС.

Сигнал о выделении селектором 1 первого >кЕ синхросигнала проходит через элементы И 18 и ИЛИ ?О и устанавливает в начальное состояние счетчик 12. Это равносильно сдвигу во времени начала цикла, отсчитываемого счетчиком 12. Эта операция может сразу же привести к восстановлению синхронизма, если его потеря вызвана сбоем двух из трех счетчиков 12 13 и 14. Если же ошибка была вызвана неправильным отсчетом ц>лкла счетчиками 12, 13 и 14 одновременно, то окончательное восста>joâëåíèå синхронизма осуществляется по второму выделенном синхиосигна> у. Если сигнал о выделении этого второго синхросигнала поступает с селектора 1 после первого синхрос>лгнала спустя ровно один цикл, то он пр ходит через элементы И

18 и .L9 и элементы ИЛИ 21 и 20 на

"„:;à÷àëüHóþ установку счетчиков 12 к 13. Это приводит к тому, что сле,г,у сщий очередной цикл будет сдвинут, и по его окончании, по одновременному переполнечию двух из трех счетчиков 12, 13 и 14 на выходе блока

15 появится сигнал цикловой отметки, совпадающий с третьим синхросигнаJjом, выделенным селектором 1. Таким образом, цикловый синхронизм может быть восстановлен за два цикла. Если в первом из них произошел сбой, то два синхросигнала, обрамляющие второй цикл, приведут к установлению правильной работы счетчиков 12, 13 и 14 в третьем цикле.

Если после ошибки первый выделенный синхросигнал был ложным, то второй неложный синхросигнал изменит начало цикла только в счетчике 12. Тогда третий неложный синхросигнал приведет к восстановлению синхронизации. В этом случае время восстановления увеличивается до трех циклов. Таким образом, появление одного лажного синхросигнала не приводит к срыву синхронизации. Появление двух ложных синхросигналов также не приводит к срыву синхрони1092510 зации по следующим причинам. Они могут повлиять, если расстояние между ними точно равно циклу, но тогда между ними пройдет один нЕложный

Синхросигнал, который через элемент

И 17 приведет к общей начальной установке всех трех счетчиков 12, 13 и 14.

Восстановление синхронизации может затянуться на время, превышающее три цикла только в том случае, если расстояние между двумя ложными синхросигналами будет точно равно циклу, а третий синхросигнал окажется ложным. Вероятность этого события достаточно мала.

С целью исключения аожной начальной установки счетчиков 12, 13 и 14 по сигналу на выходе блока 8 в период.поддержания циклоной синхронизации, необходимо производить началь-20 ную установку счетчиков 7 через элементы И 11. Начальная установка производится в тех из счетчиков 7, в которых произошло переполнение.

Тем самым исключаются ложные сраба- 25 тывания блока 8 после вхождения в цикловый синхронизм.

Если в течение нескольких циклов, число которых превышает три, либо отсутствуют выделенные селекто- 30 ром 1 синхросигналы, либо не восстанавливается цикловая синхронизация и соответственно отсутстнует сигнал на выходе элемента И 17, возможно искажение большого объема считываемой информации. В этом случае целесообразно образовать предварительный сигнал о потере цикловой синхронизации (ПЦС 1, для чего в устройство введены триггер 24, элементы И

22, 27, ИЛИ 29 и счетчики 23, 25.

Триггер 24 по первому входу всегда устанавливается и "0", если нет срыва цикловой синхронизации и соответственно приходит сигнал с выхо- 45 да элемента И 17. Если же в конце очередного цикла на выходе элемента

И 17 появляется логический ноль, то с НЕ 26 на выходе элемента И 22 образуется логическая единица,. которая устанавливает триггер 24 в "1". Одновременно запускается счетчик 23, который подсчитывает количество цикловых отметок на выходе блока 15. Если в -.å÷åíèå четырех циклов (по переполнению счетчика 23 ) не было ни одного сигнала на выходе элемента И 17, то инициируется предварительный сигнал ПЦС.

Возможность фиксации отсутстнИя в четырех циклах подряд подтверждения циклоной синхронизации на выходе элемента И 17 гарантируется тем, что первый же сигнал на выходе элемента И 17 устананливает в "0" счетчики 23 и 25. Поэтому совпадение 65 единичного состояния триггера 24 и переполнения счетчика 23 возможно лишь при отсутствии сигнала на ныходе элемента И 17 в течение четырех циклов подряд. Учитывая, что возможна ситуация, когда даже при отсутствии четырех отметок на выходе элемента

И 17 цикловый синхронизм еще не потерян, целесообразно проверить наличие сигнала отказа от декодирования декодера (на фиг.1 не показан 1, поступающего на вход 28 элемента И 27.

При потере циклоной синхронизации сигнал отказа от декодирования образуется с высокой вероятностью, так как потеря цикловой синхронизации приводит к сильному искажению декодируемых KC. Если сигнал на входе

28 элемента И 27 есть, то на выходе

30 элемента ИЛИ 29 образуется сигнал

ПЦС. Если сигнала об отказе от декодирования на входе 28 не было, то с помощью счетчика 25 проверяется еще четыре цикла подряд, и в этом случае при отсутствии сигнала на выходе И 17, Hp.ýàât.симо от сигнала на входе 28, по переполнению счетчика 25 (счетчик на дна, на выходе

30 элемента ИЛИ 29 образуется сигнал

ПЦС. По сигналу ПЦС с целью преодоления ошибок от сбоев производится несколько повторных считываний данной записи. Аналогично повторное чтение одной и той же записи осуществляется несколько раз подряд, если не произошел вход н цикловый синхронизм или произошел ложный вход н циклоный синхронизм, искажающий первые два

KC записи, н которых закодирована адресная часть записи. Вероятность срыва цикловой синхронизации от ложных синхросигналов, выделяемых селектором 1, равна вероятности события, состоящего в возникновении двух ложных синхросигналов на расстоянии друг от друга, равном длине цикла, и искажении ошибками одного неложного синхросигнала, стоящего между ними.

Результирующая методическая вероятность неправильной работы предложенного устройства на протяжении одной записи на дорожке диска ВЗУ равна сумме вероятностей неправильного вхождения в синхронизм, срыва и потери циклоной синхронизации.

Время повторного вхождения в цикловый синхронизм при его потере в процессе считывания записи из ВЗУ не превышает днух-трех циклов. данное устройство имеет такое значение вероятности вхождения н цикловый синхронизм в начале записи за один цикл, которое н известном устройстве (2. достижимо при вхождении в синхронизм за четыре цикла.

Таким образом, в предложенном устройстве за счет существенного

1093510

ВНИИПИ Заказ 3256/33 Тираж 699 Подписное

Филиал ППП "Патент", г. ужгород, ул. Проектная, 4 повышения надежности вхождения в синхронизм в начале записи за один цикл повышена скорость вхождения в цикловый синхронизм.

Технико-зкономическое преимущество предложенного устройства эа. ключается в его более высоком по сравнению с прототипом, быстродей ствии.