Программируемый процессор спектральной обработки сигналов

Программируемый процессор спектральной обработки сигналов

Иллюстрации

Показать все

Реферат

 

(19) (11) СОЮЗ СОВЕТСНИХ

СОЦИМИСТИЧЕСНИХ

РЕСПУБЛИН

3(51) 0 06 Р 15/332

1 (I

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И ABTOPCHOViV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3511980/18-24 (22) 17.11.82 (46) 15.05. 84. Бюл. у 18 (72) Ю.С.Каневский, И.П.Краснощеков, Н.Е.Куц и A.М.Сергиенко (71) Киевский ордена Ленина политехнический институт им. 50-летия

Великой Октябрьской социалистической ренолюции (53) 681.32(088.8) (56) 1. Н.J.Kolb.Sidnal Processing, 2(1080) р.339-3"6.

2. Авторское свидетельство СССР

М 744603, кл. G 06 F 15/332, 1977 (прототип). (54)(57) ПРОГРАММИРУЕМЫЙ ПРОЦЕССОР

СПЕКТРАЛЬНОЙ ОБРАБОТКИ СИГНАЛОВ, содержащий первый арифметический блок, информационный выход которого подключен к информационным входам регистров первой группы и первому информационному входу блока умножения, информационный выход которого соединен с информационными выходами регистров первой группы и подключен к информационному входу первого арифметического блока, коммутатор связи с интерфейсом, первый вход которого соединен с информационным ныходом блока памяти, второй вход и первый выход коммутатора связи с интерфейсом являются соответственно информационным входом и информационным выходом процессора, блок постоянной памяти, информационный ныход которого соединен с вторым информационным входом блока умножения, блок управления,состоящий из узла адресации и узла памяти микропрограмм, информационный выход которого соединен с входом следующего адреса узла адресации, вход признака которого является входом признака блока управления, выход узла адресации соединен с адресным входом узла памяти микропрограмм, выходы группы разрядон которого соединены с управляющими входами соответственно первого арифметического блока, регистров первой группы и блока умножения, о т л ич а ю шийся тем, что, с целью повышения быстродействия процессора, он содержит сдвигатель, первый и второй буферные регистры, второй арифметический блок, вторую группу регистров, блок памяти программ и блок адресации, выход которого соединен с адресным входом блока памяти программ, информационный выход которого подключен ко входу следующего адреса блока адресации, управляющему входу нторогo арифметического блока, информационному входу второго арифметического блока, входу установки начального адреса узла адресации блока управления, тактовым входам регистров второй группы и управляющему входу коммутатора связи с интерфейсом, второй выход которого подключен к входу устанонки начального адреса блока адресации, вход признака условного перехода которого соединен с выходом окончания вычислений второго арифметическо го блока, информационный выход которого соединен с информационными входами регистров второй группы, адресными входами блока памяти и блока по стоянкой памяти, первым входом коммутатора связи с интерфейсом и информационным входом первого буферного регистра, информационный выход которого объединен с информационными выходами сдвигателя и подключен к информационному входу первого арифметического блока, информационный выход которого соединен с информационными входами сдвигателя и информационным входом второго буферного регистра, информационный выход которого подключен к информационному входу блока

1092517 памяти, информационный вход первого буферного регистра подключен к третьему выходу коммутатора связи с интерфейсом, информационные выходы регистров второй группы соединены с инфор1

Изобретение относится к вычислительной технике и может использоваться в вычислительных системах и устройствах цифровой обработки сигналов.

Известен программируемый процессор 5 спектральной обработки сигналов, кото рый содержит блок регистров, арифметико-логический блок, блок умножения, блок оперативной памяти, блок снязи с интерфейсом, соединенные между собой магистралью, блок управления )1 1.

Недостатком этого процессора явля- ется низкая производительность, обусловленная тем, что обмен данными между всеми блоками осуществляется по одной двунаправленной магистрали, т.е. эффективность загрузки отдельных блоков является сравнительно низкой.

Наиболее близким по технической сущности к изобретению является прог- О раммируемый процессор спектральной обработки сигналов, который содержит первый арифметико-логический блок,, первый вход которого через первую магистраль соединен с выходами первого блока регистров и блока умножения, блок управления выходом соединен с первыми входами первого блока регистров и блока умножения и со вторым входом первого арифметико-логического блока, блок памяти констант, Г3 блок оперативной памяти, выходом соединенный через вторую магистраль с первыми входом и выходом блока связи и с интерфейсом, вторые вход и выход которого являются входом и выходом З5 процессора соответственно. для возможности выполнения алгорит мов спектральной обработки сигналон

) анный процессор дополнительно содержит индексный блок адресации, блок 40 преобразования координат, накопитель, блок синхронизации. Обмен данными и микрокомандами осущестнляется через три магистрали Г2).

При выполнении базовой операции злгоритма,быстрого преобразования

Фурье ),БПФ ) используется первый арифметико-логический блок, первый блок регистров, блок умножения, блок оперативной памяти, блок памяти констант, первая, вторая и третья магистрали. При выполнении алгоритма усредяения используется накопитель, мационным нходом второго арифметического блока, упранляющие входы сдвигателя соединены с соотнетстнующими управляющими выходами группы узла памяти микропрограмм блока управления. блок оперативной памяти, вторая и третья магистрали. При выполнении алгоритма преобразования координат используется блок преобразования координат, а также вторая и третья магистрали. Таким образом,, ввиду того, что BcBß три магистрали Во Время Выполнения указанных алгоритмов почти всегда загружены, невозможно совмещение во нремени реализации этих ал горитмон блоками процессора, т.е. загрузка этих блоков характеризуется низкой эффекти.нностью. Программы обработки, константы и данные н процессоре находятся в одной области памяти, образонанной блоком памяти констант и блоком оперативной памяти, выходами соединенных с одной второй магистралью. Эта область памяти адресуется одним и тем же индексным блоком адресации„ отсюда следует невозможность совмещения во времени выборки и дешифрации микрокоманд, выборки KGHGTpHT и выборки ala:íHûõ.

Кроме того,. сигнал выборки микрокоманд проходит длинный путь иэ блока управления через первую и третью маги стр аль в индексный блок адресации, т. е. загружает две магистрали сразу.

Пересылки между первым арифметико-логическим блоком, первым блоком регистров и блоком умножения осуществляются по одной (первой ) магистрали, поэтому невозможно распараллеливание выполнения операций в блоке умно>кения и в первом арифметико-логическом блоке. Следовательно, недостатком данного процессора является низкая производительность при сравнительно больших аппаратурных "-атратах.

Цель изобретения — повышение быстродействия процессора.

Поставленная цель достигается тем, что программируемый процессор спектральной обработки сигналов, содержащий первый арифметический блок, информационный выход которого подключен к информационным входам регистров первой группы и первому информационному входу блока умножения, информационный выход которого соединен с информаци— онными выходами регистров первой группы и подключен к информационному входу первого арифметического блока, 1092517 коммутатор связи с интерфейсом, первый вход которого соединен с информационным выходам блока памяти, второй вход и первый выход коммутатора связи с интерфейсом являются соответственно информационным входом и инфармационныМ выходом процессора, блок постоянной памяти, информационный выход которого соединен с вторым информационным входом блока умножения, блок управления, состоящий 1О из узла адресации и узла памяти микропрограмм, информационный выход которого соединен со входом следующего адреса узла адресации, вход признака которого является входом признака 5 блока управления, выход узла адресации соединен с адресным входом узла . памяти микропрограмм, выходы группы разрядов. которого соединены с управляющими входами соответственно перво- о га арифметического блока, регистров первой группы и блока умножения, содержит сдвигатель, первый и второй буферные регистры, второй арифметический блок, вторую группу регистров, 5 блок памяти программ и блок адресации, выход которого соединен с адресным входом блока памяти программ, информационный выход которого подключен к входу следующего адреса блока адресации, управляющему входу второго арифметического блока, информационному входу второго арифметического блока, входу установки начального адреса узла адресации блока управления, тактовым входам регистров второй группы и управляющему входу коммутатора связи с интерфейсом, второй выход которого подключен к входу установки начального адреса блока адресации, вход признака условного 40 перехода которого соединен с выходом окончания вычислений второго арифметического блока, информационный выход которого соединен с информационными входами регистров второй группы, 45 адресными входами блока памяти и блока постоянной памяти, первым входом коммутатора связи с интерфейсом и информационным входом первого буферного регистра, информационный выход которого объединен с информационными выходами сдвигателя и подключен к информационному входу первого арифметического блока, информационный выход которого соединен с информационными входами сдвигателя и информационным входом второго буферного регистра, информационный выход которого подключен к информационному входу блока памяти, информационный вход первого буферного регистра подключен к третьему выходу коммутатора связи с интерфейсам, информационные выходы регистров второй группы соединены с информационным входом второго арифметическага блока, управляющие входы сдви 5 гателя соединены с сoo1 вет "1 вующи..., управляющими выходами группы у..3л» па.мяти микропрограмм блока управления.

На фиг. 1 представлена блок-схема процессора; на фиг. 2 — блок-схема алгоритма вычисления адреснаи после— давательности для преобразования координат; на фиг. 3 — блок-схема алгоритма вычисления адресной последова,тельности усреднения; на фиг. 4

:блок-схема алгоритма вычисления усред нения; на фиг. 5 вЂ,блок-схема алгоритма цифровой обработки сигналов.

Программируемый процессор спектральной обработки сигналов содержит арифметический блок 1, магистраль 2, группу регистров 3, блок умножения 4, блок управления 5, блок постоянной памяти (констант ) 6, брак (оперативной ) памяти 7, магистраль 8, коммутатор связи с интерфейсом 9, вход 10 и выход 11 процессора соответственна, сдвигатель 12, буферный регистр 13, магистраль 14, буферный регистр 15, блок 16 памяти программ, выхс 17 блока 16, арифметический блок 18, группу 19 регистров, блок 20 адресации, выход 21 блока 18, вход 22 (вход установки начального адреса программы } блока 20 адресации, вход

23 (признак условного перехода ).

Программируемый процессор спектральной обработки сигналов работает следующим образом.

Блок 1, группа регистров 3, блок умножения 4 и сдвигатель 12 пад ваэдейстьием управляющих сигналов из блока управления 5, обмениваясь между собой операндами через магистрали 2 и 14, выполняют одну из элементарных операций, таких как базовая операция алгоритма БПФ, операция yсреднения, операция преобразования кoординат и другие. Кад этой операции поступает в блок 5 управления с выхода 17 блока 16 памяти программ.

Обрабатываемые массивы операндов хранятся в блоке 7 оперативной памяти, считываются иэ него и через магистраль 8 и буферный регистр 13 поступают в магистраль 2 и далее в блоки 1, 3, 4, 12, где обрабатываются согласна алгоритму заданной элементарной операции. Результаты этой операции из магистрали 14 через буферный регистр 15 записываются в блок оперативной памяти 7. Константы, необходим1е при выполнении элементарной операции, хранятся в блоке 6 памяти констант, откуда выдаются в магистраль 14. Адреса для блока 6 памяти констант и блока 7 оперативной памяти поступают с выхода 21 блока 18.

Исходные данные са входа 10 процессора поступают в коммутатор 9 связи с интерфейсом через ега вход и далее о ега выхода через магистраль 8 записываются в блок 7 оперативной памя1092517 ти. Результаты обработки считываются из блока 7 оперативной памяти и через магистраль 8 поступают на вход коммутатора 9 связи с интерфейсом, с выхода которого выдаются на выход

11 процессора. С выхода 17 блока 16 памяти программ на вход коммутатора 9 связи с интерфейсом поступает управляющая информация. С выхода коммутатора 9 связи с интерфейсом на вход 22 блока 21 адресации поступает 10 начальный адрес программы спектральной обработки сигналов.

B блоке 16 памяти программ хранятся программа спектральной обработки сигналов. Каждая такая программа со- l5 держит последовательность команд обработки согласно тому или иному алгоритму спектральной обработки сигналов. В поле команды указывается код элементарной операции, который 2О через выход 17 блока 16 поступает в блок управления 5, а также код адреса подпрограммы вычисления адресных последовательностей, который поступает на первый вход блока 20 адресации. 5

Подпрограммы вычисления адресных последовательностей хранятся в том же блоке 16 памяти программ. По микрокомандам подпрограмм в блоке 18 и группе 19 регистров вычисляются адре g са операндов, результатов и коэффициентов, которые поступают на шину 21, при этом с блока 16 на вход блока 18 поступают константы, необходимле при вычислении адресной последовательно- З5 сти.

По одной команде процессор выполняет один цикл вычислений, например одну итерацию алгоритма БПФ, цикл усреднения или Цикл преобразования координат операндов массива, хранящегося в блоке 7 оперативной памя« ти. При этом количество элементарных операций в цикле равно количеству и операндов в массиве. Блок управления !

>, получив код элементарной операции 45 с шины 17, выдает управляющие сигна- лы в блоки 1, 3, 4 и 12, по которым происходит в этих блоках неоднократ- ное выполнение заданной элементарной операции до тех пор, пока из блока 16 не поступает новый код элементарной операции. B это же время блок 18 и группа 19 регистров согласно подпрограмме производят вычисления последовательности адресов операндов, результатов и констант, участвующих в вычислении элементарной операции, причем время вычисления одной элемен. тарной операции равно времени вычисления адресов для следующей элементарной операции„ Кроме того, для определения конца подпрограммы в одном из регистров группы 19 регист-ров ведется счет количества элемен. тарных операций. По достижении заданного числа элементарных операций блок 18 с выхода выдает сигнал на вход 23 блока 20 адресации,по которому происходит возврат из подпрограммы и из блока 16 памяти программ выбирается следующая команда. В то время, когда в блоках 1, 3, 4 и 12 вычисляется 1-я элементарная операция, из блока 7 оперативной памяти считываются в буферный регистр 13 исходные данные для 1+1-й элементарной операции и из буферного регистра 15 в блок 7 оперативной памяти записываются результаты 1-1-й элементарной операции.

Таким образом, в процессоре осуществляется совмещение во времени определения адресов операндов, результатов и констант, обращение к блоку

7 оперативной памяти, обращение к блоку 6 памяти констант и непосредственно вычисление элементарной операции блоками 1,3, 4, 5 и 12, что позволяет загрузить все блоки процессора и получить высокую производительность. Выполнение различных элементарных операций одним и тем же набором блоков 1, 3, 4, 5, 7 и 12 поз. воляет отказаться от применения блока преобразования координат и блока накопления, что упрощает процессор и уменьшает аппаратурные затраты.

1092517 фиУ. 1

1092517

Составитель A. Баранов

Редактор А.Долинич Техред М.Кузьма Корректор П. Пилипенко

Заказ 3256/33 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по дегам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4