Аналого-цифровой преобразователь

Аналого-цифровой преобразователь

Иллюстрации

Показать все

Реферат

 

СО)ОЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (И) 3(5)), Н 03 К 13 17

ОПИСАНИЕ ИЗОБРЕТЕНИЯ /

)

Г

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

2. Аналого-цифровой преобразователь по п. 1, о т л и ч а ю щ и йс я тем, что вариатор длительности .. цикла преобразования вь1полнен на блоке анализа преобразуемого сигнала.шифраторе и дешифраторе, выход которого подключен к выходу вариатора: длительности цикла преобразования и к первому входу шиФратора, к второму входу которого подключен выход блока анализа преобразуемого сигнала, а к выходу — первый вход дешифратора второй вход которого соединен с первым входом вариатора длительности цикла преобразования, второй вход которого подключен к входу блока ан ) лиза преобразуемого сигнала.

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3534352,/18-21 (22) 07.01.83 (46) 15.05.84. Вюл. Р 18 (72) W.Е.Бородянский, А.)),.Вулих, E.È.ÌîîàâñêèA и С.С.Слива (71) Таганрогский радиотехнический институт им. В.р. Калмыкова (53) 681.325(088.8) (56) 1. "Автометрия",. 1973, )) 3, с. 104.

2. "Приборы и техника эксперимента", 1979, )) 2, с. 96.

3. Авторское свидетельство СССР

)): 839046, кл. Н 03 K 13/17, 1979 (прототип). (54)(57) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий усилитель с перестраиваемым коэффициентом передачи, первый вход которого соединен с шиной входного сигнала, второй вход через последовательно соединенные цифроаналоговый преобразователь и регистр памяти соединен с выходами шифратора, а третий вход через блок коррекции сигнала обратной связи с первым выходом многопорогового компаратора и первым входом формирователя кода, выход усилителя с перестраиваемым коэффициентом передачи соединен с первым входом многопорогового компаратора, второй вход которого соединен с выходом блока управления и вторым входом блока коррекции сигнала обратной связи, второй выход многопорогового компаратора через последовательно соединенные блок формирования нормального унитарного кода и шифратор соединен с вторым входом Формирователя кода, выход. которого соединен с первым входом комбинационного сумматора, выход которого подключен к выходной шине, отличающийся тем, что, с целью сокращения времени обработки массива измерительной информации, в него введены блок анализа полярности результата преобразования и вариатор длительности цикла преобразования, первь1й вход которого соединен с выходом блока управления и вторым входом блока формирования нормального унитарного кода, второй вход — с выходом усилителя с перестраиваемым коэффициентом передачи, а выход — с управляющими входами регистра памяти и усилителя с перестраиваемым коэффициентом передачи и с первым входом блока анализа полярности результата преобразования, к второму входу которого подключен выход Формирователя кодов, а выход соединен с вторым входом комбинационного сумматора.

1092720

Изобретение относится к области измерительной техники и может быть использовано и информационно-измерительных системах, гибридных вычислительных комплексах, системах автоматики, регулирования и контроля. 5

Известен аналого-цифровой преобразователь (АЦП) повышенного быстродействия, содержащий суммирующий усилитель, основной цифроаналоговый. преобразователь (ЦАП ), выходной tO регистр и блок управления С13

Недостатками этого преобразователя являются отсутствие возможности кодирования сигналов обеих полярностей и необходимость использования для его реализации прецизионных, сложных в настройке элементов.

Известен также АЦП с циклическим уточнением результата, содержащий набор масштабных усилителей (усилитель с перестраиваемым коэффициентом передачи 1., коммутатор аналоговых сигналов, многопороговый компаратор, нуль-орган, дешифратор, блок управления, сумматор, регистр памяти и набор ЦАП 12).

К недостаткам устройства относятся невозможность кодирования двухполярных сигналов и как следствие — непостоянство времени преобразования входного сигнала t„>, которое коле- ЗО блется в пределах где 1 — время одного элементарного такта преобразования;п -минимально 35 возможное количество тактов в течение всего процесса преобразования.

Наиболее близким техническим решением к предлагаемому является АЦЦ,. содержащий усилитель с перестраивае- 4Q мым коэффициентом передачи, много пороговый компаратор, дешифратор, сумматор, регистр памяти, ЦАП, устройство управления и блок формирования нормального унитарного кода, 45 вход которого подключен к первому выходу многопорогового компаратора, а выход через дешифратор .соединен с первым входом формирователя кодов, выход которого подключен к входу

,сумматора, а к второму входу формиро вателя кодов подключен второй вход . многопорогового компаратора и блок коррекции сигнаЛа обратной связи, первый вход которого соединен с вторым входом компаратора, а выход 55 с инвертирующим входом усилитеЯя с перестраиваемым коэффициентом передачи, второй управляющий вход блока коррекции подключен к выходу устройства управления (31. бО

Недостатком устройства является отсутствие возможности сокращения времени преобразования массивов информации иэ-за фиксированного времени преобразования. б5

Цель изобретения — сокращение времени обРаботки массива измерительной информации.

Цель достигается тем, что аналого-цифровой преобразователь, содер жащий усилитель с перестраиваемым коэФфициентом передачи, первый вход которого соединен с шиной входного сигнала, второй вход через последовательно соединенные цифроаналого-: вый преобразователь и регистр памяти соединен с выходом шифратора, а третий вход через блок коррекции сигнала обратной связи — с первым выходом многопорогового компаратора и первую входом формирователя кода, выход усилителя с перестраиваемым коэффициентом передачи соединен с первым входом многопорогового компаратора, второй вход которого соединен с выходом блока управления и вторым входом блока коррекции сигнала обратной связи, второй выход многопорогового компаратора через последо вательно соединенные блок формирования нормального унитарного кода и шифратор соединен с вторым входом формирователя кода, выход которого соединен с первым входом комбинационного сумматора, выход которого подключен к выходной шине, введены блок анализа полярности результата преобразования и вариатор длительности цикла преобразования, первый вход которого соединен с выходом блока управления и вторым входом блока формирования нормального унитарного кода, второй вход — с выходом усилителя с перестраиваемым коэффициентом передачи, а выход — с управляющими входами регистра памяти и усилителя с перестраиваемым коэффициентом передачи и с первым входом блока анализа полярности результата преобразования, к второму входу которого подключен выход Формирователя кодов, а выход соединен с вторнм входом комбинационного сумматора.

Вариатор длительности цикла преобразования выполнен на блоке анализа преобразуемого сигнала, шифраторе и дешифраторе, выход которого подключен к выходу вариатора длительности цикла преобразования и к первому входу шифратора, к второму входу которого подключен выход блока анализа преобразуемого сигнала, а к выходу — первый вход дешифратора, второй вход которого соединен с первым входом вариатора длительности цикла преобразования, второй вход которого. подключен к входу блока анализа преобразуемого сигнала.

На фиг. 1 представлена структурная схема АЦП; на фиг. 2 — структура вариатора длительности цикла преобразования.

1092720

В состав АЦП входят усилитель 1 с перестраиваемым коэффициентом переда- чи, многопороговый компаратор (МК )

2, блок 3 управления, блок 4 формирования нормального унитарного кода, блок 5 коррекции сигнала обратной связи, формирователь б кода, шифратор 7, регистр 8 памяти, комбинационный сумматор (СМ19, ЦАП 10, блок

11 анализа полярности результата преобразования, вариатор 12 длитель- 10 ности цикла преобразования, содержащий блок 13 анализа преобразуемого сигнала, шифратор 14, дешифратор

15, шины 16 и 17, шина 18 входного сигнала, шина 19 и шина 20 выходного кода.

Выход усилителя 1 подключен к одному из входов YK 2. Второй вход

МК 2 соединен с выходом блока 3, который осуществляет потактное стро бирование МК 2. Один иэ выходов МК

2 соединен с входом блока 4, а другой — с входами блока 5 и формирователя б. Блок 4 приводит возможно ошибочные кодовые комбинации на выходе МК 2, возникающие вследствие большого допустимого разброса зон нечувствительности компараторов, входящих в блок МК 2, к сплошной последовательности единиц, т.е. к нормальному унитарному коду. Выход блока 4 соединен с входом шифратора

7. Выход шифратора 7 соединен с вторым входом формирователя 6 и со входом регистра 8. Выход формирова-. теля б соединен с одним из входов 35

CM 9, а выход регистра 8 — с входом ЦАП 10, который на каждом такте

Формирует аналоговый эквивалент сигнала, соответствующий поступающему в регистр 8 из шифратора 7 цифровому коду. Аналоговые выходы ЦАП 10 и блока 5 подключены соответственно к первому и второму инвертирующим входам усилителя 1.

Выход формирователя б соединен также с блоком 11, выход которого 45 подключен к СМ 9. Блок 11 в зависимости от полярности результата преобразования на каждом такте осуществляет операцию размножения знака.

Выход блока 3 соЕдинен также с 50 управляющими входами блоков 4 и 5 и с одним из входов вариатора 12, на другой вход которого подключается выход усилителя 1. Вариатор 12 осуществляет последовательный выбор 55 очередного такта преобразования. .Блок 13 (Фиг. 21 определяет диа-, пазон сигнала на данном такте преобразования. Его выход соединен с первым входом шифратора 14. Выход шиф- 60 ратора 14 соединен с первым входом дешифратора 15, выход которого соеди° нен с вторым входом шифратора 14.

Вход блока 13 вариатора 12 шиной 16 соединен с выходом усилителя 1, а 55 второй вход дешифратора 15 шиной 17 соединен с выходом блока 3. Третий (неинвертирующий 1 âõîä усилителя 1 соединен с шиной 18 входного сигнала

Выход дешифратора 15 соединен также шиной 19 с управляющими входами усилителя 1, регистра 8 и блока 11. Выход сумматора 9 соединен с шиной 20 выходного кода.

Устройство работает следующим образом.

Импульсом подготовки к работе все узлы АШ(устанавливаются в исход-. ное состояние. Преобразуемый сигнал по шине 18 поступает на неинвертирующий вход усилителя 1. В процессе преобразования коэффициент передачи

К усилителя 1 может принимать Р значений, последовательно возрастая в k раз на каждом такте, причем

K;=Pjk "; >=1,2,...,0; 2 4 k4 2 где р — коэффициент передачи усили.— теля 1 на первом такте; — множитель увеличения коэффициента передачи усилителя

1 на i+1 также по сравнению -ым тактом; номер такта преобразования„ максимально возможное число элементарных тактов преобразования; и — число двогчных разрядов кода цифрового эКвивалента входного аналогового сигнала, определяемых на одном такте.

Таким образом, на первом такте преобразования коэффициент передачи усилителя %;=k =--ф. С выхода усилителя сигнал подается на вход много— порогового компаратора. Код, формируемый на .выходе МК 2, может отличаться от унитарного наличием нулей среди сплошного ряда единиц. Это возникает вследствие грубой настройки компараторов, зоны нечувствительности которых могут перекрываться. Поэтому код с выхода многопорогового компаратора поступает на вход блока 4 формирователя нормального унитарного кода.

Сформированный и хранящийся в блоке 4 нормальный унитарный код преобразуется в шифраторе 7 в прямой двоичный позиционный код для записи в регистр 8, управлякщий взведением разрядов ЦАП 10, и в формирователь б, который формирует дополнительный код, что создает очевидные преимущества при операции сложения разнополярных кодов.

Сформированные в шифраторе 7 на первом такте преобразования Р разряды цифрового эквивалента преобразуемого сигнала поступают на формирование аналогового эквивалента (компенсирующего сигнала через соответствующую секцию регистра 8 в и старшие разряды ЦАП 10 и через Формиро1092720

10 9 8 7 б 5 4 3 2 1

t (1 О 1 0 1 0 0 1

1 0 О 1 40

Таким образом, в младшем (1-ом разряде требуется осуществить операцию сложения, а в 4-ом разряде — операцию вычитания.

После размножения знака указанное 45 выражение примет вид

10 9 8 7 б 5 4 3 2 1

1 0 1 0 1 0 О 1

1 1 1 1 1 1 1 О О 1

Суммирование дальше ведется без учета знаков кодовых комбинаций и выполняются все правила суммирования двоичных кодов. В итоге получаем

10987654321

1 0 1 0 1 0 0 1 бО

1 1 1 1 1 1 1 0 0 1

1 О 1 0 0 1 1 1 0 1

Таким образом, функции блока

:, анализа полярности результата преоб ватель б — в о старшие разряды сумматора 9. Одновременно признак знака цифрового эквивалента преобразуемого сигнала подается в блок 5 для формирования поправки- на полярность и компенсирующий сигнал .обратной связи.

Обычная операция суммирования. раэн<р-. полярных кодов, з начи тельно упрошаемая при осуществлении ее в дополнительном коде, осложняется все же тем, что кодовые комбинации складываются 10 с различными характеристиками и мантиссами, оПределяемыми порядком кодовой комбинации данного такта в общем порядке окончательного выходного кода. Производя операцию раз- 5 множения знака, которую осуществляет блок 11, можно значительно сократить время формирования результата преобразования в СМ 9.

В качестве иллюстрации логики операции сложения с размножением знака при ведем пример сложения двух кодовых комбинаций,полученных в процессе предыдущих тактов преобразования и на текущем такте. Примем в примере в= 2 и о-4, где rn=й М 10101001 — комбинация — результат прошедших тактов преобразования. 1001 — результат

Я и йреобразования текушего такта. 30

Наличие единицы в старшем разряде кодовой комбинации является признаком отрицательной полярности.

Прибавление кода текущего такта к уже имеющейся комбинации производ- 35 ства со сдвигом в n --tn разрядов раэования заключаются в том, что он в зависимости от знака результа. та преобразования на данном такте осуществляет процедуру размножения . энака,т.е. доопределяет со стороны старших разрядов слагаемое, определенное на данном такте-, последовательностью единиц., в случае отрицательной его полярности и последовательностью нулей в случае, если знак слагаемого положительный, и подает результат доопределения на вход сумматора 9.

Одновременно с описанной последовательностью преобразования сигнала с выхода усилителя 1 этот же сигнал подается на вход блока 13 вариатора

12. Блок 13 состоит из набора компараторов, число которых выбирается равным количеству тактов преобразования, а пороги срабатывания выбираются равными диапазонам измерения сигнала на каждом из тактов соответсТВеННо. Погрешность задания порогов срабатывания компараторов блока 13 и их эоны нечувствительности не должны превышать величины младшего разряда преобразования сигнала на соответствуюшем данному диапазону такте.

Определяя диапазон, в котором находится сигнал на каждом из текущих тактов, можно передать дальнейшее преобразование его на соответствующий этому диапазону такт, очевидно, что этот очередной такт не всегда должен быть следуюшим по порядку, т.е. случаи, в которых результатами преобразования сигнала на одном или нескольких следующих по порядку тактах должны стать нулевые кодовые комбинации, могут быть определены заранее, и зти такты могут быть

"пропущенными". !

Выбор нужного номера следующего такта в вариаторе 12 происходит слЕдующим образом. Код, соответствующий номеру одного из последующих тактов, в.диапазоне измерения которого находится сигнал,поустпивший на вход блока 13 с выхода усилителя

1, преобразуется в шифраторе 14 в двоичный позиционный код и поступает на один из входов дешифратора 15.

По команде из блока 3 управления дешифратор 15 формирует управляюший сигнал, осуществляющий переключения в основной схеме преобразователя: выбор коэффициента передачи усилителя 1, выбор секции регистра 8 для записи кода эквивалента сигнала на текущем такте, стробирование блока

11. Дешифратор 15, кроме того, управляет работой шифратора 14, который в зависимости от состояния выхода дешифратора 15 преобразует состояния выходов тех компараторов блока

13, пороги которых определяются

1092720 диапазонами измерения сигнала на оставшихся тактах.

Эквивалент сигнала с выхода ЦАП

10, скорректированный сигналом бло-. ка 5, в усилителе 1 компенсирует входной сигнал. Разность между входным и компенсирующими сигналами передается усилителем 1 для дальнейшего преобразования с коэффициентом передачи, соответствующим номеру следующего рабочего такта. Номер этого такта и соответстственно коэффиттиент передачи усилителя определяется в вариаторе 12, учитывая величину входного сигнала, а не задается жестко блоком 3 управления, как в прототипе. Коэффициент передачи усилителя 1 на ii-ом такте выбирается из укаэанного соотношения. Выбор коэффициента передачи усилителя

1 таким образом приводит к расширению вРо Мдиапазона измерения разности сигйалов на каждом такте по сравнению с необходимым при обычном послеовательно-параллельном преобраэоваии.Вводимая информационная избыточность позволяет использовать быстродействующие узлы (компараты, усили- . тель...) невысокой точности и значительно упрощает принципиальную схему преобразователя. В этом случае результат преобразования предыдуших тактов доопределяется в последующем такте в(п — Пт)младших разряда, где и =00Ф2к

Таким образом, в результате преобразования формируется М-разрядный двоичный эквивалент входного сигнала где М = и + (0 — i ) и=п + (0 -1) fog>k

Передавая с помощью вариатора 12 управление на соответствующий такт и исключая из алгоритма такты, результатами преобразования которых могли бы быть нулевые кодовые комбинации, можно значительно сократить среднее время обработки массива информации.

К сокращению времени преобразования приводит и использование при операции сложения в сумматоре 9 раэнополярньтх кодов операции размножения знака, осушествлением которой управляет блок 11.

Типичными условиями эксплуатации

АЦП являются такие, когда сигналы на входе его изменяются не во всем динамическом диапазоне, а в зоне малых значений или распределены по случайному логарифмическому или экспоненциальному закону. Сокращение времени преобразования .таких массивов информации может составлять до 50 %.

В качестве базового варианта для сравнения используем АЦП иэ серийно выпускаемого устройства пребразования типа УП-б, построенный по принципу поразрядного кодирования с преобразованием многоразрядных приращений. Этот. принцип преобразования чаще называется методом после10 довательно-параллельного преобразования. AIJII из стойки УП-610, являющейся -одной из модификаций устройства УП-б, имеет следующие параметры m=3; n=4; M=12, .время преобразования (др) 15 мкс.

Наиболее просто подсчитать сокра щение времени. преобразования для случая, когда на входе обоих срав ниваемых АЦП присутствует сигнал, значения которого распределены по всему диапазону по равномерному закону(хотя при этом условии достоинства предлагаемого варианта АЦП проявляются далеко не полностью) .

Коэффициент с сокращения времени рассчитывается по формуле

22 т

+ ° +

Знт g

При обработке массива информации, состоящего, например, из 1000 точек, время обработки его при использовании базового варианта составит

Т= t.np8 = 15.1000=15 103 мкс.

Р

При построении АЦП согласно изобретению, обладающего сходными с базовым вариантом параметрами (+„

15 мкс, V=13 и т=4 ), показатель т должен быть равен 2. В этом случае коэффициент сокращения времени преобразования оказывается равным

/ 1 4 — 1 1 4-2 1 4-3

+ +

45 2 4 2 4 2 4

«100%=5,6, а время обработки массива из 1000 отсчетов при равномерном законе распределения значений сигнала во всем диапазоне ока ется равным

T= Вдрк (1-Ж1=15 10 (1-0,056 ) — 14, 1 10 3 мкс.

Таким образом, технико-экономичес55 кий эффект от использования данного

АЦП состоит в сокращении времени обработки массива измерительной информации (выигрыш по времени с базовым АЦП 5,6% ).

Составитель В.Солодова

Редактор О.Колесникова ТехредЛ.Коцюбняк Корректор В.Бутяга

Заказ 3275/43 Тираж 862 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауюская наб., д.4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная,4