Делитель частоты следования импульсов с переменным коэффициентом деления

Делитель частоты следования импульсов с переменным коэффициентом деления

Иллюстрации

Показать все

Реферат

 

ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ ИМПУЛЬСОВ С ПЕРЕМЕННЫМ КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ, содержащий две цепи из последовательно соединенных с первого по третий и с третьего по п -и счетчиков импульсов, два триггера управления, триггер записи триггер начала счета, два дешифратора циклов и дешифратор нуля, Q-вькоды третьего счетчика импульсов соединены с соответствукяцими первыми входами первого . и второго дешифраторов циклов, вторые входы которых соединены с соот ветствующими первыми информационными входами делителя, а вторые информационные входы соединены с соответствующими информационными входами с третьего по ti-и счетчиков импульсов, выход первого триггера управления соединен с управляющим входом второго счетчика, импульсов, а выход триггера записи соединен с входами разрешения установки с четвертого по h-fl счетчикой импульсов, отличающийс я тем, что,с целью упрощения и С1гажения потребляемой мощности, в не го введены первый и второй элементы ИЛИ, первый и второй элементы И и элемент задержки, при этом выходы первого Н второго дешифраторов цмхлон подключены к 5-входам соответственно первого и второго триггеров управления , инверсный выход второго триггера управления подключен к первому входу первого элемента ИЛИ, второй вход которого подключен к прямоксу выходу второго счетчика импульсов, инверсный вьгход которого через элемент задержки подключен к третьему входу первого элемента ИЛИ, выход которого подключен к управляющему входу первого счетчика импульсов, а выходы разрядов третьего сЧетчика импульсов подключены к соответствующим входам дешифратора нуля, выход которого подключен к первому входу первого элемента И, второй вход которого подключен к инверсному выходу триггера начата счета, прямой выход которого подключен к первому входу второго элемента И, второй вход которого подключен к выходу четвертого разряда третьего счетчика импульсов., выход переноса которого подключен к первому входу второго элемента ИЛИ и третьему входу второго элемента И, инверсный выход которого подключен к входам синхронизации с четвертого по п-и счетчиков импульсов, выход второго элемента И подкхаочен к 5-входу триггера записи , Р -вход которого соединен с R-входом триггера начала счета и инверсным выходом второго элемента ИЛИ, второй вход которого подключен к инверсному выходу триггера начала счета, а выход переноса п-го счетчика импульсов подключен к третьему входу второго элемента ИЛИ, выход ко

(19) (11) BED HО3 К230

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОГКРИТИЙ (21) 35333095/18-21 (22) 06.01.83 (46) 15,05.84. Еюп. У 18 (72) А,С.Воробьев, В.И.Гусаров, Э.Л.Гремяко, Е,Н.Гаврилова и В.Н.Лассан (53) &21.374. 3 (088. 8) (56) 1. Авторское свидетельство СССР

421132> кл. Н 03 К 23/00ь 26.06 ° 72 °

2. Авторское свидетелвство СССР

У 843245, кл. Н 03 К 23/00, 07.05.79 (прототип).

{54) (57) ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ

ИМПУЛЬСОВ С ПЕРЕМЕННЫМ КОЭФФИЦИЕНТОМ

ДЕЛЕНИЯ, содержащий две цепи из последовательно соединенных с первого по третий и с третьего по и -й счетчиков импульсов, два триггера управления, триггер записи, триггер начала счета, два дешифратора циклов и дешифратор нуля, 1-выходы третьего счетчика импульсов соединены с соответствующими первыми входами первого и второго дешифраторов циклов, вторые входы которых соединены с соответствующими первыми информационными входами делителя, а вторые информационные входы соединены с соответствующими информационными входами с третьего по и -й счетчиков импульсов, выход первого триггера управления соединен с управляющим входой второго счетчика импульсов, а выход триггера записи соединен с входами разрешения установки с четвертого по и-й счетчиков импульсов, о т л и ч а ю щ и йс я тем, что,с целью упрощения и снижения потребляемой мощности, в не" го введены первый и второй элементы

ИЛИ, первый и второй элементы И и элемент задержки, при этом выходы первого и второго дешифраторов ц.жлов подключены к 5 -входам соответственно первого и второго триггеров управления, инверсный выход второго триггера управления подключен к пер- вому входу первого элемента ИЛИ, второй вход которого подключен к прямому выходу второго счетчика импульсов, инверснык выход которого через элемент задержки подключен к третьему входу первого элемента ИХ#, выход которого подключен к управляющему входу первого счетчика импульсов, а выходы разрядов третьего счетчика импульсов подключены к соответствующим входам дешифратора нуля, выход которого подключен к первому входу первого элемента И, второй вход которого подключен к инверсному выходу триггера начала счета, прямой вы" ход которого подключен к первому входу второго элемента И, второй вход которого подключен к выходу четвертого разряда третьего счетчика импульсов, выход переноса которого подключен к первому входу второго элемента ИЛИ и третьему входу второго элемента И, инверсный выход кото.рого подключен к входам синхронизации с четвертого по п -й счетчиков импульсов, выход второго элемента

И подключен к 5 входу триггера записи, Р -вход которого соединен с

Я-входом триггера начала счета и инверсным выходом второго элемента

ИЛИ, второй вход которого подключен . к инверсному выходу триггера начала счета, а выход переноса ь -го счетчика импульсов подключен к третьему входу второго элемента ИЛИ, выход ко1092730

35 торого подключен к входу разрешения установки третьего счетчика импульсов, а R-входы пер"

Изобретение относится к импульсной технике и может быть использовано в цифровых синтезаторах частоты приемно-передающей и измерительной аппаратуры, в устройствах дискретной автоматики и вычислительной техники.

Известен делитель частоты следования импульсов с переменным коэффициентом деления, содержащий счетчик

f0 импульсов с постоянным коэффициентом пересчета с первым блоком установки, входы которьж через элементы совпадения связаны с источником входного сигнала и с выходами триггера комму15 тации, а также триггер управления, инвертор, элементы И и ИЛИ, второй счетчик импульсов с переменным коэффициентом пересчета и с вторым блоком установки (1 ), В иэвегтном устройстве многоэлементная суммарная задержка выходного сигнала затягивает время переключения триггера коммутации в конце каждого цикла деления, в связи с чем

25 неполностью используется быстродействие счетчиков импульсов, в результате чего известный делитель частоты следования импульсов с переменным коэффициентом деления имеет пониженное быстродействие, что является основным недостатком этого устройства.

Наиболее близким по технической сущности и достигаемому результату к предложенному является делитель частоты следования импульсов с переменным коэффициентом деления, содержащий и последовательно соединенных счетчиков импульсов, при этом первый и второй счетчики импульсов выполне-. 40 ны на основе делителя 10/11, а также триггер записи, два триггера управления, два блока опознавания, два дешифратора циклов, два дешифратора нуля, триггер начала счета и триг- 45 гер-формирователь, причем входы синхронизации первого и второго триггеров управления соединены с входами вого и второго триггеров управления подключены к выходу первого элемента И. триггера записи, триггера начала счета, с входом четвертого разряда второй счетной декады, а также с синхронизационным входом третьей счетной декады и вторым J-входом триггера-формирователя, входы первого блока опознавания соединены с выходами первого, второго и третьего разрядов третеьго счетчика импульсов и первого и четвертого разрядов с четвертого пб п-й счетчиков импульсов,а выход первого блока опознавания соединен с J-входом триггера записи, вход которого соединен с

Ч-входами с третьего по и-й счетчиков импульсов, выход первого триггера управления соединен с входом управления второго счетчика импульсов, кроме того, инверсные выходы всех разрядов третьего счетчика импульсов соединены с входами соответствующих разрядов первого и второго дешифраторов циклов, выходы которых соединены с К-входами соответственно второго и первого триггеров управления, выход первого из которьж соединен с первым J-входом триггера-формирователя, вход синхронизации которого соединен с выходом четвертого разряда первого счетчика импульсов, выход второго разряда второго счетчика импульсов соединен с третьим

3-входом триггера-формирователя,выход которого соединен с входом управления первого счетчика импульсов,при этом входы второго блока опознавания соединены соответственно с выходами первого и четвертого разрядов с третьего по и-й счетчиков импульсов, с выходами первого, второго и третьего разрядов четвертого счетчиков импульсов,а выход второго блока опознавания соединен с J-входом триггера начала счета, выход которого соединен с

-1-входом второго и первого триггера управления, R-входы которых соединены с выходом соответственно первого и второго дешифраторон нуля, при

3 10927 этом входы управления первых дешифратора циклов и дешифратора нуля соединены с шиками управления первого счетчика импульсов, а входы управления вторых дешифратора циклов и дешифратора нуля соединены с шинами управления второго счетчика импульcos. Устройство обладает высоким быстродействием и широким диапазоном коэффициентов деления 1 2 3. 1б

Однако в устройстве схема управления счетчиками импульсов сложна, так как для правильной и надежной работы устройства разносятся во вре15 мены момент записи кодов начальной установки счетчиков импульсов и момент начала счета циклов с помощью многовходовых блоков опознавания, при такой структуре управления необходимы дешифраторы куля и IK-триг20 геры, являющиеся более сложными и менее быстродействующими по отношению к RS-триггерам. Кроме того, все с третьего по и-й счетчики им25 пульсов, а также блоки опознавания, все дешифраторы и триггеры управления, начала счета и записи должны обладать одинаковым быстродействием, так как при начальной установке в эти счетчики импульсов больших чйсел длительность импульсов, посту.:пающих на их С-входы, может приближаться или быть равной длительности импульсов на выходе второго счетчика импульсов. Это не позволяет получить З5 достаточно низкого потребления мощности и приводит к недоиспользованию элементной базы по быстродействию.

Поэтому при увеличении числа счетчиков импульсов при сохранении быстро- 40 действия всего устройства требуется повышать быстродейстчие этих счетчиков импульсов. При этом соответственно повышается потребление мощности.

Цель изобретения — упрощение дели-45 теля и снижение потребляемой мощности.

Поставленная цель достигается тем, что в делитель, содержащий две цепи из последовательно соединенных с первого по третий и с третьего по п-й счетчиков импульсов, два триггера управления, триггер записи, триггер начала счета, два дешифратора циклов и дешифратор нуля, 0-выходы третьего счетчика импульсов соединены с соответствующими первыми входами первого и второго деиифраторов цикзо 4 лов, вторые входы которых соединены с соответствующими первыми информационными входами делителя, а вторые информационные входы соединены с соответствующими информационными входами с третьего по и-й счетчиков импульсов, выход первого триггера управления соединен с управляющим входом .второго счетчика импульсов, а выход триггера записи соединен с входами разрешения установки с четвертого по и-й счетчиков импульсов, введены первый и второй элементы ИЛИ, первый и второй элементы И и элемент задержки, при этом выходы первого и второго дешифраторов циклов подключены к S-входам соответственно первого и второго триггеров управления, инверсный выход второго триггера управления подключен к первому входу первого элемента ИЛИ, второй вход которого подключен к прямому выходу второго счетчика импульсов, инверсный выход которого через элемент задержки подключен к третьему входу первого элемента ИЛИ, выход которого подключен к управляющему входу первого счетчика импульсов, а выходы разрядов третьего счетчика импульсов подключены к соответствующим входам дещифратора нуля, выход которого подключен к первому входу первого элемента И, второй вход которого подключен к инверсному выходу триггера начала счета, прямой выход которого подключен к первому входу второго элемента И, второй вход которого подключен к выходу четвертого разряда третьего счетчика импульсов, выход переноса которого подключен к первому входу второго элемента ИЛИ и третьему входу второго элемента И, инверсный выход которого подключен к входам синхронизации с четвертого по и-й счетчиков импульсов, выход второго элемента И подключен к S-входу триггера записи, R-вход которого соединен с К-входом триггера начала счета инверсным выходом второго элемента ИЛИ, второй вход котррого подключен к инверсному выходу триггера начала счета, а выход переноса и-ro счетчика импульсов подключен к третьему входу второго элемента

ИЛИ, выход которого подключен к входу разрешения установки третьего счетчика импульсов, а К-входы первого и второго триггеров управления подключены к выходу первого элемента И..

1092730

На чертеже приведена структурная схема предложенного делителя.

На чертеже обозначено. 1-1 — 1-4..

1-п-счетчики импульсов; 2, 3— дешифраторы циклов; 4,5 — триггеры управления; 6 — элемент ИЛИ; 7 — элемент задержки; 8 — дешифратор нуля;

9 - триггер начала счета, 10,11 элементы И, 12 - элемент ИЛИ; 13 — 10 триггер записи; 14 1 14 4, 15 1, 15 4, 16 1 — 16=п — 2 — группы информационных входов, целителя, Q-íû-ходы счетчика 1-3 соединены с соответствующими первыми входами первого и второго дешифраторов 2 и 3, вторые входы которых соединены с соответствующими первыми информационными входами делителя, а вторые инФормационные входы соединены с соответствующими информационными входами счетчиков 1- 3, ..., 1п,выход счетчика 1! соединен со счетным входом счетчика 1=2 инверсный выход которого соединен со счетным 25 входом счетчика 1-3, ныход первого триггера управления 4 соединены с управляющим нходом счетчика 1-2, а выход триггера записи 13 соединен с входами разрешения установки счетчиков 1-4,... I-п, выходы дешифраторов 2 и 3 подключены к S-входам триггеров управления 4 и 5 соответственно, инверсный выход второго из которых подключен к первому входу

35 элемента 6, второй вход которого подключен к прямому выходу счетчика

1-2, инверсный выход которого через элемент 7 подключен к третьеяу входу элемента 6, выход которого подключен к управляющему входу счетчика

1-1, а выходы разрядон счетчика 1-3 подключены к входам дешифратора 8, выход которого подключен к первому входу элемента IO, второй вход которого подключен к инверсному выходу триггера 9, прямой выход которого подключен к первому выходу триггера

9, прямой выход которого подключен к первому входу элемента 11, второй

50 вход которого подключен к выходу четвертого разряда счетчика 1-3, выход переноса которого подключен к первому входу элемента 12 и третьему входу элемента 11, инверсный выход которого подключен к входам синхронизации счет55 чиков 1-4,...1-п соединенных последовательно (через выходы переноса), выход элемента ll подключен к S-входу триггера 13, выход которого соединен с R-входом триггера 9 и подключен к инверсному выходу элемента 12, второй вход которого подключен .к инверсному выходу триггера 9, а выход переноса счетчика 1-п подключен к третьему входу элемента 12, выход которого подключен к входу разрешения установки счетчика 1-3, а R-входы триггеров 4 и 5 подключены к выходу элемента 19.

Если в качестве счетчиков 1-1 и

1-2 используются делители 10/11, а в качестве счетчиков 1-3,..., 1-п используются двоично-десятичные четырехразрядные счетчики, то коэффициент деления .Кдр„такого устройства определяется формулой к„„-Z. k, .(o

* 1

l где К вЂ” коэффициент деления счетчиков 1-i соответственно.

Счетчики l-l 1-2 и 1-3 работают на сложение, а остальные — на вычитание.

Коэффициент деления К; связан с числом N; установки счетчиков в исходное состояние следующими выражениями при

1 . =

10- M cpu

1 где N — число s двоично-десятичном

1 коде. Число Ы; может принимать значения О, ..., 9.

Если за период выходного сигнала делителя 10/11 первого и второго счетчика импульсон работают с коэффициентом деления 10, то общий коэффициент деления устройства будет кратным 100. Дпя того, чтобы получить коэффициент деления К„ и К> отличные от нуля, достаточно, чтобы счетчики 1-! имели М„ циклов и К циклов ссотнетственно коэффициент деления

Коэффициенты деления счетчиков

1-1 и 1-2 определяются кодами, поступающими на входы дешифраторон, Количество циклов N„ N с коэффициентом деления Il для счетчиков 1-1 и

l-2 численно равно их коэффициентам деления. Подсчет циклов с коэффициентом деления ll как первой, так и второй декад осуществляет счетчик

I 3. Поскольку счетчик I 3 может быть установлен н любое состояние от ОООО

I 092730 до 1001 в зависимости от коэффици-. ента К, то переключение первых двух счетчиков импульсов на счет с коэффициентом деления 11, а следовательно, и подсчет циклов осуществляется толь- 5 ко после того, как все разряды третьего счетчика импульсов установятся

1 ,в нулевое состояние.

Делитель работает следующим образом, 10

Входная последовательность импульсов с частотой f „ и периодом Т „ поступает на вход счетчика 1-1. С его выхода снимается сигнал, близкий к меандру с частотой следования 15

Е1 = Ге /10 или Е „Гех/11. Это позволяет без дополнительных согласующих устройств сигнал с частотой подать на вход счетчика 1-2, быстродействие которого в десять раэ :, 20 ниже быстродейтсвия счетчика I-I, С выхода счетчика 1-2 сигнал, также близкий к меандру, с частотой f „/10 или f = f /11 поступает нв счетный вход счетчика 1-3, что поэво- >> ляет снизить на порядок быстродействие счетчика 1-3 по отношению к счетчику 1-2.

Если импульсом в счетчик 1-3.за30 писано число четыре, то на выходе четвертого разряда этого счетчика импульсов будет сигнал с укороченным начальным импульсом (при записи большего числа импульс еще короче).

Поэтому в устройстве-прототипе чет35 вертый и последующие счетчики импульсов следует выбирать такого же быстродействия, как и третий. 3 данном устройстве импульс с выхода четверто-40

ro разряда счетчика 1-3 расширяется, что позволяет снизить требуемое быстродействие с четвертого ло и-й счетчиков импульсов. Расширение этих импульсов осуществляется следующим образом. Триггер 9 устанавливается в исходное состояние положительным импульсов с выхода элемента 12, представляющего собой инверсию. импульса записи, поступающего в счетчик 1-3 а импульс с дешифратора 8, появляющийся при обнулении всех разрядов счетчика 1-3, опрокидывает триггер

9, в результате чего формируется импульс, при поступлении которого одновременно с выходным импульсом четвертого разряда счетчика 1-3 на элемент li образуется последовательностЬ импульсов с расширенным начальным импульсом. Для ускорения момента начала первого импульса на третий вход элемента 11 подается импульс с выхода переноса третьего счетчика импульсов. Импульсы с инверсного выхода элемента 11 поступают на вход синхронизации счетчиков 1-4, 1-п. Импульсы с выходом переноса каждого из этих счетчиков импульсов поступают на вход переноса последующего счетчика импульсов, а выход переноса счетчика 1-и поступает на вход элемента 12. Если на другие входы этого элемента поступают отрицательный импульс с выхода переноса счетчика !-3 к нулевой потенциал с Ф -выхода триггера 9, то на выходе элемента 12.формируется импульс sanucu начального числа в счетчик 1-3.

Поскольку счетчики 1-4,..., 1"n вы" ,бираются с низким быстродействием, то импульс записи для них расширяется с помощью триггера 13 который запускается по R-входу импульсом записи с инверсного выхода элемента 12 к сбрасывается по положительному фронту импульса, поступающего на его S-вход с выхода элемента II управление коэяепуентом деления .счетчиков 1-1 и 1-2 осуществляется следующим образом, I

В момент обнуления всех разрядов счетчика 1-3 импульсы с выхода дешифратора 8 поступают на вход элемента 10, на другой вход которого поступают импульсы с 8 -выхода триггера

9, в результате чего на выходе элемента 10 формируется положительный импульс, запускающий по R-входу триггеры 4 и 5, которые сбрасываются импульсами с выходов дешифраторов

2 к З,соответственно, в момент совпадения кода разрядов счетчика ()„,..., (),1 с кодами Установки В„,... В и

А„,..., A соответственно. При этом на выходе элемента 10 и, следователь" но, на выходах триггеров 4 и 5 формируется только по одному импульсу за полный цикл работы устройства.

При появлении на Q-выходе триггера 4 отрицательного импульса счетчик

l-2 делит на 11 частоту импульсов, поступающих на его вход,а по окончании этого импульса — íà 10.

Счетчик 1-1 выполняет деление на 11 только один цикл за один цикл работы счетчика 1-2. Процесс формирования импульсов управления коэффици-.

9 10927 ентом деления счетчика I — 1 происходит следующим образом. На элемент 6 поступают импульсы с 1-выхода счетчика 1-2 и задержанные с помощью элемента 7 импульсы с Я -выхода этого же счетчика импульсов, в результате чего на выходе элемента 6 формируется последовательность импульсов, которая проходит на вход управления счетчика 1-1 только во время наличия Ip импульса, поступающего на третий вход элемента 6 с Ф вЂ” выхода триггера 5. Длительность импульса управления, определяемая временем задержки на элементе 7, выбирается равной периоду импульсов на выходе счетчика

l-1. Задержка поступления импульсов управления на счетчики 1-! и 1-,2 зависит от схемы этих счетчиков. Например,.при использовании микросхем типа К193ИЕ 2 или К193ИЕ 3 импульсы управления могут быть задержаны не более чем на семь периодов сигнала,, поступающего на их вход.

Счетчики 1-1 и 1-2 могут иметь и другие коэффициенты деления. Остальные счетчики импульсов также не обязательно должны выбираться двоично-десятичными. Например, при использовании двоичных счетчиков импульсов можно сократить их общую . .разрядность без снижения диапазона: изменения коэффициентов. деления.

Использование данного изобрете" ния позволяет упростить устройство

35 эа счет исключения многовходовых блоков опознавания и дешифратора

30 10 нуля, а также заменить TK-триггеры на более простые, экономичные и быстродействующие RS-триггеры. Кроме того, оно позволяет уменьшить на порядок быстродействие с четвертого по и-й счетчиков .импульсов, что сн». жает потребление энергии.и, как правило, снижает его стоимость.

Если, например, при работе устройства-прототипа с частотой входного сигнала до 200-500 МГц в качестве счетчиков с третьего по и-й приходит» ся использовать микросхемы типа

К!55ИЕ 7, или К133ИЕ7, каждый as которых потребляет ток около 100 мА, то в данном устройстве при работе на той же частоте входного сигнала используется только один третий счетчик на микросхеме такого типа, а с четвертого по и-й счетчики импульсов возможно выполнить на менее быстродействующих элементах, например

К564ИЕ 14, потребляющих ток не более

l мА.

Аналогичное сокращение потребляемой мощности достигается за счет замены не менее быстродействующую серию элементов регистров памяти, входящих в состав делителей для хранения кодов начальной установки счетчиков импульсов.

Таким образом, в зависимости от числа счетчиков и и частоты входного сигнала обеспечивается снижение потребляемой мощности более чем в

3 раза по сравнению с базовым обьектом, выполненным по схеме прототипа.

Составитель А.Соколов

Редактор О.Колесникова ТехредЛ,Мартяшова Корректор Г,Огар

Заказ 3276/44 Тираж 862 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4