Квадратор

Квадратор

Иллюстрации

Показать все

Реферат

 

КВАДРАТОР, содержащий группу элементов И, сумматор, элемент И, элемент ИЛИ, элемент задержки, блок управления, причем входы операндов сумматора соединены соответственно с выходами элементов И группы, вход сумматора соединен с выходом квадратора , отличающийся тем, что, с целью повышения быстродействия, в него введены регистр увеличения числа , регистр уменьшения числа, второй элемент И, причем информационные входы регистра увеличения числа и регистра уменьшения числа соединены соответственно с информационными входами устройства, выходы регистра увеличения числа соединены с входами соответствующих элементов И группы, ,выходы регистра уменьшения числа соединены с соответствующими входами элемента ИЛИ, выход которого соединен с первым входом первого элемента И, выход которого соединен с входом элемента задержки и первым входом второго элемента И, второй вход которого соединен с выходом младшего разряда регистра уменьшения числа, выход второго элемента И соединен с управляющими входами элементов И группы, выход элем.ента задержки - со сдвигающим входом регистра увеличения числа и регистра уменьшения числа, блок управления содержит элемент И, элемент задержки, RS-триггер, элемент ИЛИ и генератор опорной частоты, причем выход элемента ИЛИ блока управления соединен с входом элемента задержки блока управления и с синхронизирующиКЛ ми входами сумматора, регистра уменьшения числа и регистра увеличения числа, квадратора, информационные входы которого соединены соответственно с входами элемента ИЛИ блока . управления, выход элемента задержки блока управления соединен с информа 1 ,ионным входом RS-триггера блока упсо 4 равления, прямой выход RS-триггера блока управления соединен с первым входом элемента И блока управления, второй вход элемента И блока управ:о ления - с выходом генератора опорной частоты блока управления, выход элемента И блока управления - с вторым входом первого элемента И устройства, выход элемента ИЛИ которого соединен с входом сброса RS-триггера блока управления.

COOS СОВЕТСКИХ

СЯ 5

РЕСПУБЛИК

ЦВ (11) SU

З Ю G 06 F 7/552

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

О ДЕЛ М ИЗО РЕТЕНИЙ И ОТНРЫТИЙ (21) 3542856/18-24 (22) 21.01.83 (46) 23.05.84. Бюл. и 19 (72) В.Н. Попов, Н,А. Сипягин, В.Н. Лебедев и Б.А. Савельев (71) Пензенский политехнический институт (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

Р 362298, кл. G 06 F 7/552, 1965.

2. Авторское свидетельство СССР

Ф 675421, кл. С; 06 Р /552, 1976 (прототип), (54)(57) КВАДРАТОР, содержащий группу элементов И, сумматор, элемент И, элемент ИЛИ, элемент задержки, блок управления, причем входы операндов сумматора соединены соответственно с выходами элементов И группы, вход сумматора соединен с выходом квадратора, отличающийся тем, что, с целью повышения быстродействия, в него введены регистр увеличения числа, регистр уменьшения числа, второй элемент И, причем информационные входы регистра увеличения числа и регистра уменьшения числа соединены соответственно с информационными входами устройства, выходы регистра увеличения числа соединены с входами соответствующих элементов И группы, выходы регистра уменьшения числа соединены с соответствующими входами элемента ИЛИ, выход которого соединен с первым входом первого элемента И, выход которого соединен с входом элемента задержки и первым входом второго элемента И, второй вход которого соединен с выходом младшего разряда регистра уменьшения числа, выход второго элемента И соединен с управляющими входами элементов И группы, выход элемента задержки — со сдвигающим входом регистра увеличения числа и регистра уменьшения числа, блок управления содержит элемент И, элемент задержки, RS-триггер, элемент ИЛИ и генератор опорной частоты, причем выход элемента ИЛИ блока управления соединен с входом элемента задержки блока управления и с синхронизнрующими входами сумматора, регистра умень-. шения числа и регистра увеличения числа, квадратора, информационные входы которого соединены соответственно с входами элемента ИЛИ блока управления, выход элемента задержки блока управления соединен с информационным входом КБ-триггера блока управления, прямой выход RS-триггера блока управления соединен с первым входом элемента И блока управления, второй вход элемента И блока управления — с выходом генератора опорной частоты блока управления, выход элемента И блока управления — с вторым входом первого элемента И устройства, выход элемента ИЛИ которого соединен с входом сброса RS-триггера блока управления.

1094031

Изобретение относится к вычислительной технике и может быть использовано в специализированных управляющих или вычислительных цифровых ма шинах,а также в различных функциональных устройствах и цифровых измеритель . ных приборах, где операция возведения в квадрат является специфической.

Известен цифровой квадратор, содержащий вычитающий счетчик, две группы элементов И, сумматор, блок коррекции, два регистра (1), Недостатками устройства являются сложность и низкое быстродействие.

Наиболее близким к изобретению по технической сущности является цифровой квадратор, содержащий группу элементов И, сумматор, элемент И, элемент ИЛИ, элемент задержки, блок управления, причем входы операндов сумматора соединены соответственно с выходами элементов И группы, выход сумматора — с выходом устройства f27.

Недостатком известного устройства является низкое быстродействие, обуславливаемое неоптимальностью используемого арифметического ряда.

Цель изобретения — повышение быстродействия устройства. ЗО

Поставленная цель достигается тем, что в квадратор, содержащий группу элементов И, сумматор, элемент И, элемент ИЛИ, элемент задержки, блок управления, причем входы операндов сумматора соединены. соответственно с выходами элементов И группы, выход сумматора — с выходом устройства, введены регистр увеличения числа, регистр уменьшения числа, второй элемент И, причем информационные входы регистра увеличения числа и регистра уменьшения числа соединены соответственно с информационными входами устройства, выходы регистра увеличения числа соединены с входами соответствующих элементов И группы, выходы регистра уменьшения числа соединены с соответствующими входами элемента ИЛИ, выход которого соеди- .

50 нен с первым входом первого элемен-. та И, выход которого соединен с входом элемента задержки и первым входом второго элемента И, второй вход которого .соединен с выходом младшего разряда регистра уменьшения числа, выход второго элемента соединен с управляющими входами элементов И группы, выход элемента задержки — со сдвигающим входом регистра увеличения числа и регистра уменьшения числа, блок управления содержит элемент ИЛИ, элемент задержки, RS-триггер, элемент. И и генератор опорной частоты, причем выход элемента ИЛИ блока управления соединен с входом элемента задержки блока управления и с синхронизирующими входами сумматора, регистра уменьшения числа и регистра увеличения числа квадратора, информационные входы которого соединены соответственно с входами элемента ИЛИ блока управления, выход элемента задержки блока управления соединен с информационным входом КБ-триггера блока управления, прямой выход RS-триггера блока управления - с первым входом элемента И блока управления, второй вход элемента И блока управления — с выходом генератора опорной частоты блока управления, выход элемента И блока управления - с вторым входом первого элемента И устройства, выход элемента

ИЛИ которого соединен с входом сброса

RS-триггера блока управления.

На фиг. 1 представлена структурная схема квадратора; на фиг. 2 — структурная схема блока управления.

Квадратор содержит регистр 1 увеличения числа, группу элементов И 2, элемент И 3, элемент 4 задержки, элемент И 5, элемент ИЛИ 6, сумматор 7, блок 8 управления, регистр 9 уменьшения числа, информационный вход 10, выход 11. Блок 8 управления содержит элемент 12 задержки, RS-триггер 13, элемент И 14, генератор 15 опорной частоты, элемент ИЛИ 16.

Блок управления работает следующим образом.

При занесении числа N по информационному входу 10 сигнал с выхода элемента ИЛИ 16 поступает через первый выход блока 8 управления к элементам 1, 7 и 9, а также через линию 12 задержки взводит триггер 13, э результате vetо открывается элемент И 14., Импульсы опорной частоты с генератора 15 опорной частоты, через открытый элемент И 14 поступают на второй выход блока 8 управления к элементу

И 3. Сигнал от элемента ИЛИ 6 поступает на второй вход блока управления и перебрасывает RS-триггер 13, уста- -: навливая блок 8 управления в исходное состояние.

1094031

Устройство работает следующим образом.

При занесении очередного числа N, возводимого в квадрат, по информационному входу 10, его код поступает .5 на информационные входы регистра 1 увеличения числа и регистра 9 уменьшения числа, а также вход блока 8 управления. При этом на первом выхо10 де блока 8 управления формируется импульс, который обнуляет сумматор 7 и обеспечивает запись (операнда) числа N в регистр 1. увеличения числа и регистр 9 уменьшения числа. С второго

15 выхода блока 8 управления на вход первого элемента И 3 начинают поступать импульсы опорной частоты. Если в регистре 9 уменьшения числа записано число N то единица с выхода элеменУ

20 та ИЛИ б открывает элемент И 3 и импульсы опорной частоты через элемент

И 3 поступают на вход линии 4 задержки и на первый вход элемента И 5.

В случае, если младший разряд записанного числа равен единице, то импульс с выхода элемента И 5 открывает группу элементов И 2, что обеспечивает запись операнда из регистра, 1 увеличения числа в сумматор 7, где происходит сложение его с содержимым сумматора 7. В то же время сигнал с выхода линии 4 задержки поступает на управляющие входы регистров увеличения числа и уменьшения числа, тем самым происходит сдвиг содержи- 35 мого регистра 1 увеличения числа в сторону увеличения, а регистра 9 уменьшения числа — в сторону уменьшения. В случае, если младший разряд числа N равен нулю,,то запись 40 в сумматор 7 числа N не происходит, а сдвиг регистров осуществляется аналогично.

Работа квадратора заканчивается при обнулении регистра 9 уменьшения числа. При этом на выходе элемента

ИЛИ Ь устанавливается нулевой уровень, который закрывает элемент И 3.

В сумматоре 7 находится квадрат числа N.

Квадрат числа N в квадрате вычисляется по ряду

Дг = 5 Ь 2 N ° (1) =о

Как известно, N в двоичной форме представляется в виде с

+а 2 + ... +

N=а 2 +а2

+ а 2 = K. а2", i=-О " а (2) О, если данная дискрета не где а„ входит в сумму;

1, если данная дискрета входит в сумму.

ТЬ = (n+1)fo, где — период следования импульсов опорной частоты.

Таким образом, предлагаемый квадратор обеспечивает вычисление квадрата числа по сравнению с известным в — — раз быстрее (при условии (N-1) с. (и+1 7ГЪ совпадения тактовой частоты), где N — - значение числа возводимого в квадрат;

n — номер старшего разряда двоич-, ного представления числа.

1094031

Фиг. 2 ал б69 Нодписное род,.ул.Проектная, 4